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JPH06151608A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

Info

Publication number
JPH06151608A
JPH06151608A JP32870392A JP32870392A JPH06151608A JP H06151608 A JPH06151608 A JP H06151608A JP 32870392 A JP32870392 A JP 32870392A JP 32870392 A JP32870392 A JP 32870392A JP H06151608 A JPH06151608 A JP H06151608A
Authority
JP
Japan
Prior art keywords
film
wiring
semiconductor device
via hole
aluminum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP32870392A
Other languages
Japanese (ja)
Inventor
Masaaki Tanaka
公明 田中
Koichiro Kawamura
光一郎 河村
Ichiro Murai
一郎 村井
Atsushi Nakano
敦 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP32870392A priority Critical patent/JPH06151608A/en
Publication of JPH06151608A publication Critical patent/JPH06151608A/en
Withdrawn legal-status Critical Current

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE:To increase the step coverage of an aluminum wiring in contact hole part or a via hole part of a high aspect ratio. CONSTITUTION:A titan thin-film 5 of 200nm or less is formed on the whole surface including the inner part of a via hole 10 formed in a layer insulating layer 4, and a wiring film 6 of aluminum alloys is deposited by sputtering on the titan thin-film 5. At that time, a films of Al-Ti alloys is formed in a boundary part between the titan thin-film 5 and the wiring film 6 of aluminum alloys, and the wiring film 6 of aluminum alloys is surely deposited in the inner part of the via hole 10 through the reaction of making alloys, so that the quality of forming a film in the part of the via hole 10 may be improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、例えば、コンタクトホ
ール部又はビアホール部における金属配線膜のステップ
カバレージを向上させ得る半導体装置及びその製造方法
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device capable of improving the step coverage of a metal wiring film in a contact hole portion or a via hole portion, and a method of manufacturing the same.

【0002】[0002]

【従来の技術】従来、半導体集積回路の高密度化のため
に多層配線化が進められているが、近年、その微細化の
ために、半導体基板と金属配線とを接続するコンタクト
ホール部や上下層の配線間を接続するビアホール部での
アスペクト比が大きくなってきている。
2. Description of the Related Art Hitherto, multi-layer wiring has been promoted in order to increase the density of semiconductor integrated circuits. In recent years, however, due to the miniaturization of the wiring, contact holes for connecting a semiconductor substrate and metal wiring and upper wirings have been formed. The aspect ratio of the via hole connecting the lower layer wiring is increasing.

【0003】そこで、この高アスペクト比のコンタクト
ホール部やビアホール部に如何に被覆性(ステップカバ
レージ)良く金属配線膜を成膜するかが現在の大きな課
題となっている。
Therefore, how to form a metal wiring film with good coverage (step coverage) on the contact hole portion or via hole portion having a high aspect ratio is a big problem at present.

【0004】配線材料については、その配線抵抗や加工
性、更には、コスト面を考慮して、Al合金が現在主流
となっているが、Al合金の場合の成膜法としては、膜
の組成制御性やスループット、膜質等を考慮すると、ス
パッタリングによる堆積法(スパッタ法)が最も優れて
いる。
Regarding the wiring material, an Al alloy is currently the mainstream in consideration of its wiring resistance, workability, and cost, but the film composition in the case of the Al alloy is the composition of the film. In consideration of controllability, throughput, film quality, etc., the deposition method by sputtering (sputtering method) is the best.

【0005】[0005]

【発明が解決しようとする課題】スパッタ法は、一般
に、ステップカバレージの良い成膜法として知られてい
るが、現在のように特にコンタクトホール部やビアホー
ル部でのアスペクト比が大きくなってくると、これらの
部分でのステップカバレージが不充分になってきてい
る。
The sputtering method is generally known as a film forming method with good step coverage, but when the aspect ratio becomes large especially in the contact hole portion and the via hole portion as at present. , Step coverage in these areas is becoming insufficient.

【0006】そこで、本発明の目的は、特に、高アスペ
クト比のコンタクトホール部やビアホール部でのステッ
プカバレージを向上させた半導体装置及びその製造方法
を提供することである。
Therefore, an object of the present invention is to provide a semiconductor device having improved step coverage particularly in a contact hole portion or a via hole portion having a high aspect ratio, and a manufacturing method thereof.

【0007】[0007]

【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置では、金属配線膜の下にチ
タン薄膜が下敷きされている。
In order to solve the above problems, in the semiconductor device of the present invention, a titanium thin film is laid under the metal wiring film.

【0008】本発明において、好ましくは、前記チタン
薄膜の膜厚が200nm以下である。
In the present invention, preferably, the titanium thin film has a thickness of 200 nm or less.

【0009】また、本発明において、好ましくは、前記
金属配線膜が、主としてアルミニウムからなっている。
Further, in the present invention, preferably, the metal wiring film is mainly made of aluminum.

【0010】また、本発明において、好ましくは、前記
チタン薄膜が、少なくとも、半導体基板と金属配線との
間の絶縁膜又は下層配線と上層金属配線との間の層間絶
縁膜に形成されたスルーホールの内面に形成されてい
る。
Also, in the present invention, preferably, the titanium thin film is a through hole formed in at least an insulating film between a semiconductor substrate and a metal wiring or an interlayer insulating film between a lower wiring and an upper metal wiring. Is formed on the inner surface of the.

【0011】また、本発明の半導体装置の製造方法は、
半導体基板上に形成された絶縁膜又は下層配線の上に形
成された層間絶縁膜にスルーホールを形成する工程と、
前記スルーホールの内面を含む前記絶縁膜又は前記層間
絶縁膜の全面にチタン薄膜を堆積形成する工程と、前記
チタン薄膜の上に、主としてアルミニウムからなる膜を
堆積形成する工程と、主としてアルミニウムからなる前
記膜及び前記チタン薄膜を配線パターンに加工する工程
とを有する。
The semiconductor device manufacturing method of the present invention is
A step of forming a through hole in an insulating film formed on a semiconductor substrate or an interlayer insulating film formed on a lower wiring,
A step of depositing and forming a titanium thin film on the entire surface of the insulating film or the interlayer insulating film including the inner surface of the through hole; a step of depositing and forming a film mainly made of aluminum on the titanium thin film; and a step mainly made of aluminum And a step of processing the film and the titanium thin film into a wiring pattern.

【0012】[0012]

【作用】本発明においては、金属配線膜の下にチタン薄
膜を下敷きするが、このチタン薄膜は、金属配線膜を堆
積形成する時に、その配線材料金属と反応し、段差部に
おける金属配線膜の成膜性を向上させる。
In the present invention, the titanium thin film is laid under the metal wiring film. This titanium thin film reacts with the wiring material metal when the metal wiring film is deposited and formed, and the titanium thin film of the metal wiring film at the step portion is formed. Improve film formability.

【0013】例えば、配線材料金属としてアルミニウム
又はアルミニウム合金を用いた場合、そのアルミニウム
又はアルミニウム合金の膜を例えばスパッタ法で堆積形
成する時に、そのアルミニウム又はアルミニウム合金の
膜とチタン薄膜との境界部分にAl−Ti系の合金膜が
形成される。そして、このAl−Ti系の合金化反応の
進行に従い、アルミニウム又はアルミニウム合金が、例
えば高アスペクト比のコンタクトホールやビアホールの
段差部から底部にまで確実に堆積し、ステップカバレー
ジの良い配線膜が得られる。
For example, when aluminum or an aluminum alloy is used as the wiring material metal, when the aluminum or aluminum alloy film is deposited and formed by, for example, the sputtering method, the aluminum or aluminum alloy film is formed at the boundary between the aluminum or aluminum alloy film and the titanium thin film. An Al-Ti based alloy film is formed. Then, as the Al--Ti alloying reaction progresses, aluminum or aluminum alloy is surely deposited, for example, from the step portion to the bottom portion of the contact hole or via hole having a high aspect ratio to obtain a wiring film having good step coverage. To be

【0014】なお、本発明のチタン薄膜は、従来のバリ
アメタルとは異なり、その膜厚が200nm以下である
ことが好ましく、10〜200nmの範囲であるのがよ
り好ましい。
Unlike the conventional barrier metal, the titanium thin film of the present invention preferably has a film thickness of 200 nm or less, more preferably 10 to 200 nm.

【0015】[0015]

【実施例】以下、本発明を実施例につき図面を参照して
説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings.

【0016】図1は、上下層の配線間を接続するビアホ
ール部に本発明を適用した一実施例をその製造工程順に
示したものである。
FIG. 1 shows an embodiment in which the present invention is applied to a via hole portion connecting upper and lower wirings in the order of manufacturing steps thereof.

【0017】まず、図1(a)に示すように、Si基板
1の上に形成されたSi酸化膜2の上に、下層配線であ
るAl合金配線膜3をパターン形成し、更に、全面に、
層間絶縁膜であるSi酸化膜4を形成する。そして、こ
のSi酸化膜4にビアホール10を開孔する。本実施例
では、ビアホール10の大きさを、径が0.8μm、深
さ1μmとした。
First, as shown in FIG. 1A, an Al alloy wiring film 3 which is a lower layer wiring is patterned on a Si oxide film 2 formed on a Si substrate 1, and the entire surface is further formed. ,
A Si oxide film 4 which is an interlayer insulating film is formed. Then, a via hole 10 is opened in this Si oxide film 4. In this embodiment, the size of the via hole 10 is 0.8 μm in diameter and 1 μm in depth.

【0018】次に、図1(b)に示すように、このビア
ホール10の内面を含むSi酸化膜4の全面にTi膜5
を成膜する。本実施例では、スパッタ法によりTi膜5
を形成し、その膜厚を20nmとした。
Next, as shown in FIG. 1B, a Ti film 5 is formed on the entire surface of the Si oxide film 4 including the inner surface of the via hole 10.
To form a film. In this embodiment, the Ti film 5 is formed by the sputtering method.
Was formed and the film thickness was set to 20 nm.

【0019】次に、図1(c)に示すように、このTi
膜5の上にAl合金配線膜6を成膜する。本実施例で
は、スパッタ法によりAl合金配線膜6を形成し、その
膜厚を800nmとした。また、この時、Al合金配線
膜6の成膜温度を300℃以下とした。
Next, as shown in FIG.
An Al alloy wiring film 6 is formed on the film 5. In this embodiment, the Al alloy wiring film 6 is formed by the sputtering method and the thickness thereof is 800 nm. At this time, the film forming temperature of the Al alloy wiring film 6 was set to 300 ° C. or lower.

【0020】以上のようにして形成したAl合金配線膜
6とTi膜5を、ホトリソグラフィ技術及びエッチング
技術により、配線パターンに加工した後、ビアホール1
0の部分での電気的オープン不良率及び断面観察による
配線膜の被覆率を夫々調べた。その結果、6インチウェ
ハ内におけるビアオープン不良率は、Ti膜5を用いな
かった場合には40%であったのに対し、Ti膜5を用
いた場合には0%になった。また、断面観察による被覆
率も、Ti膜5を用いなかった場合には数%であったの
に対し、Ti膜5を用いた場合には30%以上に向上し
た。一方、抵抗値は、Ti膜5が無い場合に比較して、
0.03Ω程度の上昇であった。
The Al alloy wiring film 6 and the Ti film 5 formed as described above are processed into a wiring pattern by photolithography and etching, and then the via hole 1 is formed.
The electrical open defect rate at the 0 portion and the coverage rate of the wiring film by cross-sectional observation were examined. As a result, the via open defect rate in the 6-inch wafer was 40% when the Ti film 5 was not used, while it was 0% when the Ti film 5 was used. Further, the coverage by cross-section observation was several% when the Ti film 5 was not used, but improved to 30% or more when the Ti film 5 was used. On the other hand, the resistance value is higher than that in the case without the Ti film 5.
The increase was about 0.03Ω.

【0021】以上、本発明を配線間を接続するビアホー
ル部に適用した実施例を説明したが、本発明は、半導体
基板と金属配線とを接続するコンタクトホール部にも同
様に適用が可能である。また、これらのビアホール部や
コンタクトホール部にバリアメタル(例えば、TiN
膜)を形成した後、そのバリアメタルの上に本発明によ
るチタン薄膜を形成し、その上にAl又はAl合金配線
膜を形成してもほぼ同様の効果が得られる。
Although the embodiment in which the present invention is applied to the via hole portion for connecting the wirings has been described above, the present invention can be similarly applied to the contact hole portion for connecting the semiconductor substrate and the metal wiring. . In addition, a barrier metal (for example, TiN) is formed in these via holes and contact holes.
After forming the film, the titanium thin film according to the present invention is formed on the barrier metal, and the Al or Al alloy wiring film is formed on the titanium thin film.

【0022】なお、本発明のチタン薄膜は、従来のバリ
アメタルとは異なり、その膜厚が200nm以下である
ことが好ましく、10〜200nmの範囲であるのがよ
り好ましい。
Unlike the conventional barrier metal, the titanium thin film of the present invention preferably has a film thickness of 200 nm or less, more preferably 10 to 200 nm.

【0023】また、上述した実施例では、下層配線もA
l合金配線膜3としたが、下層配線は例えば多結晶Si
配線膜でも良い。また、Ti膜5の成膜方法としては、
通常のスパッタ法以外に、CVD法やコリメートスパッ
タ法等を用いることができる。更に、Ti膜5の上に形
成する上層金属配線膜は、Tiと反応するものであれば
良く、例えばCu系のものでも良い。
Further, in the above-mentioned embodiment, the lower layer wiring is A
Although the l-alloy wiring film 3 is used, the lower wiring is, for example, polycrystalline Si.
It may be a wiring film. Further, as a method of forming the Ti film 5,
Besides the normal sputtering method, a CVD method, a collimating sputtering method, or the like can be used. Further, the upper metal wiring film formed on the Ti film 5 may be any one that reacts with Ti, and may be, for example, a Cu-based one.

【0024】[0024]

【発明の効果】本発明によれば、金属配線膜の下に非常
に薄いチタン薄膜を下敷きし、金属配線膜を堆積形成す
る際に、その配線材料金属と下地のチタンとの合金化反
応を利用する。従って、例えば高アスペクト比のコンタ
クトホール部やビアホール部における金属配線膜のステ
ップカバレージが向上し、配線の信頼性及び装置の製造
歩留りが向上する。
According to the present invention, a very thin titanium thin film is laid under a metal wiring film, and when a metal wiring film is deposited and formed, an alloying reaction between the wiring material metal and titanium as a base is performed. To use. Therefore, for example, the step coverage of the metal wiring film in the contact hole portion or the via hole portion having a high aspect ratio is improved, and the reliability of the wiring and the manufacturing yield of the device are improved.

【0025】また、本発明によれば、金属配線膜の成膜
時に、基板温度の高温化や基板への逆バイアス印加等を
行う必要が特になく、従って、それらによる内部回路へ
の悪影響の心配がない。
Further, according to the present invention, it is not necessary to increase the substrate temperature or apply a reverse bias to the substrate when forming the metal wiring film. Therefore, there is a concern that these may adversely affect the internal circuit. There is no.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例による半導体装置の製造方法
を示す断面図である。
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 Si基板 2 Si酸化膜 3 Al合金配線膜(下層配線) 4 Si酸化膜(層間絶縁膜) 5 Ti膜 6 Al合金配線膜(上層金属配線) 10 ビアホール 1 Si substrate 2 Si oxide film 3 Al alloy wiring film (lower layer wiring) 4 Si oxide film (interlayer insulating film) 5 Ti film 6 Al alloy wiring film (upper layer metal wiring) 10 Via hole

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 敦 相模原市淵野辺5−10−1 新日本製鐵株 式会社エレクトロニクス研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Atsushi Nakano 5-10-1 Fuchinobe, Sagamihara-shi Nippon Steel Corp. Electronics Company Research Laboratory

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 金属配線膜の下にチタン薄膜が下敷きさ
れていることを特徴とする半導体装置。
1. A semiconductor device in which a titanium thin film is laid under a metal wiring film.
【請求項2】 前記チタン薄膜の膜厚が200nm以下
であることを特徴とする請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the titanium thin film has a thickness of 200 nm or less.
【請求項3】 前記金属配線膜が、主としてアルミニウ
ムからなっていることを特徴とする請求項1又は2に記
載の半導体装置。
3. The semiconductor device according to claim 1, wherein the metal wiring film is mainly made of aluminum.
【請求項4】 前記チタン薄膜が、少なくとも、半導体
基板と金属配線との間の絶縁膜又は下層配線と上層金属
配線との間の層間絶縁膜に形成されたスルーホールの内
面に形成されていることを特徴とする請求項1〜3の何
れか1項に記載の半導体装置。
4. The titanium thin film is formed on at least an inner surface of a through hole formed in an insulating film between a semiconductor substrate and a metal wiring or an interlayer insulating film between a lower wiring and an upper metal wiring. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
【請求項5】 半導体基板上に形成された絶縁膜又は下
層配線の上に形成された層間絶縁膜にスルーホールを形
成する工程と、 前記スルーホールの内面を含む前記絶縁膜又は前記層間
絶縁膜の全面にチタン薄膜を堆積形成する工程と、 前記チタン薄膜の上に、主としてアルミニウムからなる
膜を堆積形成する工程と、 主としてアルミニウムからなる前記膜及び前記チタン薄
膜を配線パターンに加工する工程とを有することを特徴
とする半導体装置の製造方法。
5. A step of forming a through hole in an insulating film formed on a semiconductor substrate or an interlayer insulating film formed on a lower wiring, and the insulating film or the interlayer insulating film including an inner surface of the through hole. A step of depositing and forming a titanium thin film on the entire surface of the substrate, a step of depositing and forming a film mainly made of aluminum on the titanium thin film, and a step of processing the film mainly made of aluminum and the titanium thin film into a wiring pattern. A method of manufacturing a semiconductor device, comprising:
JP32870392A 1992-11-13 1992-11-13 Semiconductor device and manufacture thereof Withdrawn JPH06151608A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016114055A1 (en) * 2015-01-16 2017-08-31 富士電機株式会社 Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
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JPWO2016114055A1 (en) * 2015-01-16 2017-08-31 富士電機株式会社 Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
US10147797B2 (en) 2015-01-16 2018-12-04 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

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Effective date: 20000201