JPH06140632A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06140632A JPH06140632A JP28804892A JP28804892A JPH06140632A JP H06140632 A JPH06140632 A JP H06140632A JP 28804892 A JP28804892 A JP 28804892A JP 28804892 A JP28804892 A JP 28804892A JP H06140632 A JPH06140632 A JP H06140632A
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Abstract
(57)【要約】
【目的】縦型ＭＯＳＦＥＴを有するパワーＩＣの縦型Ｍ
ＯＳＦＥＴに逆耐圧の低いダイオードを内蔵させること
により、誘導性負荷を駆動したときの逆起電力による縦
型ＭＯＳＦＥＴの破壊を防止する。 【構成】Ｐ型エピタキシャル層２とＮ型エピタキシャル
層４を設けてＰ型の素子分離層５により縦型ＭＯＳＦＥ
Ｔとコントロール回路とを分離したパワーＩＣの縦型Ｍ
ＯＳＦＥＴを構成するＮ型エピタキシャル層４内の素子
分離層５に接してＮ+ 型拡散層６を設けて逆耐圧の低い
ダイオードを形成する。
ＯＳＦＥＴに逆耐圧の低いダイオードを内蔵させること
により、誘導性負荷を駆動したときの逆起電力による縦
型ＭＯＳＦＥＴの破壊を防止する。 【構成】Ｐ型エピタキシャル層２とＮ型エピタキシャル
層４を設けてＰ型の素子分離層５により縦型ＭＯＳＦＥ
Ｔとコントロール回路とを分離したパワーＩＣの縦型Ｍ
ＯＳＦＥＴを構成するＮ型エピタキシャル層４内の素子
分離層５に接してＮ+ 型拡散層６を設けて逆耐圧の低い
ダイオードを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
縦型ＭＯＳＦＥＴを有するパワーＩＣに関する。
縦型ＭＯＳＦＥＴを有するパワーＩＣに関する。
【０００２】
【従来の技術】パワーＩＣでは、縦型ＭＯＳＦＥＴとコ
ントロール回路が１チップ上に形成されており、その分
離の為に、エピタキシャル層を２層に積層している。
ントロール回路が１チップ上に形成されており、その分
離の為に、エピタキシャル層を２層に積層している。
【０００３】図３は従来の半導体装置の一例を示す断面
図である。
図である。
【０００４】図３に示すように、Ｎ型シリコン基板１上
に設けたＰ型エピタキシャル層２と、その一部にＮ型不
純物を拡散して設けたＮ型の埋込拡散層３と、埋込拡散
層３を含む表面に設けたＮ型エピタキシャル層４と、Ｎ
型エピタキシャル層４に設けたＰ型の素子分離層５を有
しており、素子分離層５で分離されたＮ型エピタキシャ
ル層４内にＰ型ウェル８及びＰ型ベース領域９とを設
け、ベース領域９内にゲート電極１１に整合してＮ型ソ
ース領域１０を設けて縦型ＭＯＳＦＥＴを形成する。ま
た、絶縁膜７に設けたコンタクト孔を介してＮ型ソース
領域１０及びＰ型ウェルを接続するソース電極１２と素
子分離層５と接続する引出電極１３が設けられる。
に設けたＰ型エピタキシャル層２と、その一部にＮ型不
純物を拡散して設けたＮ型の埋込拡散層３と、埋込拡散
層３を含む表面に設けたＮ型エピタキシャル層４と、Ｎ
型エピタキシャル層４に設けたＰ型の素子分離層５を有
しており、素子分離層５で分離されたＮ型エピタキシャ
ル層４内にＰ型ウェル８及びＰ型ベース領域９とを設
け、ベース領域９内にゲート電極１１に整合してＮ型ソ
ース領域１０を設けて縦型ＭＯＳＦＥＴを形成する。ま
た、絶縁膜７に設けたコンタクト孔を介してＮ型ソース
領域１０及びＰ型ウェルを接続するソース電極１２と素
子分離層５と接続する引出電極１３が設けられる。
【０００５】ここで、素子分離層５とＮ型エピタキシャ
ル層４を逆バイアスすることで、縦型ＭＯＳＦＥＴとコ
ントロール回路は電気的に分離される。
ル層４を逆バイアスすることで、縦型ＭＯＳＦＥＴとコ
ントロール回路は電気的に分離される。
【０００６】次に、縦型ＭＯＳＦＥＴの動作について説
明する。通常の動作において、ドレイン電極１４にはプ
ラス電位を印加し、ソース電極１２を接地する。ここ
で、ゲート電極１１にプラス電位を与えると、Ｐ型ベー
ス領域９の表面にＮ型反転層が形成され、電流がドレイ
ン電極１４からＮ型シリコン基板１，Ｎ型埋込拡散層
３，Ｎ型エピタキシャル層４，Ｐ型ベース領域９の表面
Ｎ型反転層，Ｎ型ソース領域１０を順に通り、ソース電
極１２に流れる。
明する。通常の動作において、ドレイン電極１４にはプ
ラス電位を印加し、ソース電極１２を接地する。ここ
で、ゲート電極１１にプラス電位を与えると、Ｐ型ベー
ス領域９の表面にＮ型反転層が形成され、電流がドレイ
ン電極１４からＮ型シリコン基板１，Ｎ型埋込拡散層
３，Ｎ型エピタキシャル層４，Ｐ型ベース領域９の表面
Ｎ型反転層，Ｎ型ソース領域１０を順に通り、ソース電
極１２に流れる。
【０００７】縦型ＦＥＴの使用例として、コイルなどの
誘導性負荷を駆動する場合がある。この動作を縦型ＭＯ
ＳＦＥＴの等価回路図４を用いて説明する。トランジス
タＱ1 がオンしている場合、電流Ｉ1 が流れる。次にゲ
ート１１をローレベルにして、トランジスタＱ1 をオフ
した場合、Ｉ1 はただちに流れなくなるが、誘導性負荷
の逆起電力によって、ダイオードＤ1 ，Ｄ2 をブレーク
ダウンさせ、電流Ｉ2，Ｉ3 ，Ｉ4 が流れる。
誘導性負荷を駆動する場合がある。この動作を縦型ＭＯ
ＳＦＥＴの等価回路図４を用いて説明する。トランジス
タＱ1 がオンしている場合、電流Ｉ1 が流れる。次にゲ
ート１１をローレベルにして、トランジスタＱ1 をオフ
した場合、Ｉ1 はただちに流れなくなるが、誘導性負荷
の逆起電力によって、ダイオードＤ1 ，Ｄ2 をブレーク
ダウンさせ、電流Ｉ2，Ｉ3 ，Ｉ4 が流れる。
【０００８】ここで、Ｉ3 は寄生ＮＰＮトランジスタＱ
2 のベースに流れるため、トランジスタをオンさせ、素
子を破壊させることがある。これをふせぐために一般に
ベース抵抗Ｒ2 を小さくする事がおこなわれている。ま
た、ダイオードＤ2 は、コントロール回路と縦型ＭＯＳ
ＦＥＴを完全に分離するために、ダイオード１７よりも
高い逆耐圧をもつ様に通常設計される。このため、逆起
電力によって流れる電流は主にＩ2 ，Ｉ3 となる。
2 のベースに流れるため、トランジスタをオンさせ、素
子を破壊させることがある。これをふせぐために一般に
ベース抵抗Ｒ2 を小さくする事がおこなわれている。ま
た、ダイオードＤ2 は、コントロール回路と縦型ＭＯＳ
ＦＥＴを完全に分離するために、ダイオード１７よりも
高い逆耐圧をもつ様に通常設計される。このため、逆起
電力によって流れる電流は主にＩ2 ，Ｉ3 となる。
【０００９】
【発明が解決しようとする課題】この従来の半導体装置
では、縦型ＭＯＳＦＥＴを用いて誘導性負荷を駆動する
場合、逆起電力によって、トランジスタが破壊するとい
う問題があった。
では、縦型ＭＯＳＦＥＴを用いて誘導性負荷を駆動する
場合、逆起電力によって、トランジスタが破壊するとい
う問題があった。
【００１０】
【課題を解決するための手段】本発明の第１の半導体装
置は、一導電型半導体基板の一主面に設けた逆導電型エ
ピタキシャル層と、前記逆導電型エピタキシャル層に設
けて前記半導体基板に達する一導電型埋込拡散層と、前
記一導電型拡散層を含む表面に設けた一導電型エピタキ
シャル層と、前記一導電型エピタキシャル層に設けて前
記逆導電型エピタキシャル層に達する逆導電型の素子分
離層と、前記素子分離層で分離された前記一導電型エピ
タキシャル層内に設けた逆導電型のベース領域と、前記
ベース領域内に設けた一導電型のソース領域とを有する
半導体装置において、分離された前記一導電型エピタキ
シャル層内の前記素子分離層に接して設けた一導電型の
高濃度拡散層を有する。
置は、一導電型半導体基板の一主面に設けた逆導電型エ
ピタキシャル層と、前記逆導電型エピタキシャル層に設
けて前記半導体基板に達する一導電型埋込拡散層と、前
記一導電型拡散層を含む表面に設けた一導電型エピタキ
シャル層と、前記一導電型エピタキシャル層に設けて前
記逆導電型エピタキシャル層に達する逆導電型の素子分
離層と、前記素子分離層で分離された前記一導電型エピ
タキシャル層内に設けた逆導電型のベース領域と、前記
ベース領域内に設けた一導電型のソース領域とを有する
半導体装置において、分離された前記一導電型エピタキ
シャル層内の前記素子分離層に接して設けた一導電型の
高濃度拡散層を有する。
【００１１】本発明の第２の半導体装置は、一導電型半
導体基板の一主面に設けた逆導電型エピタキシャル層
と、前記逆導電型エピタキシャル層に設けて前記半導体
基板に達する一導電型埋込拡散層と、前記一導電型拡散
層を含む表面に設けた一導電型エピタキシャル層と、前
記一導電型エピタキシャル層に設けて前記逆導電型エピ
タキシャル層に達する逆導電型の素子分離層と、前記素
子分離層で分離された前記一導電型エピタキシャル層内
に設けた逆導電型のベース領域と、前記ベース領域内に
設けた一導電型のソース領域とを有する半導体装置にお
いて、前記逆導電型エピタキシャル層内の前記一導電型
埋込拡散層及び前記素子分離層に接して設けた一導電型
の高濃度埋込拡散層を有する。
導体基板の一主面に設けた逆導電型エピタキシャル層
と、前記逆導電型エピタキシャル層に設けて前記半導体
基板に達する一導電型埋込拡散層と、前記一導電型拡散
層を含む表面に設けた一導電型エピタキシャル層と、前
記一導電型エピタキシャル層に設けて前記逆導電型エピ
タキシャル層に達する逆導電型の素子分離層と、前記素
子分離層で分離された前記一導電型エピタキシャル層内
に設けた逆導電型のベース領域と、前記ベース領域内に
設けた一導電型のソース領域とを有する半導体装置にお
いて、前記逆導電型エピタキシャル層内の前記一導電型
埋込拡散層及び前記素子分離層に接して設けた一導電型
の高濃度埋込拡散層を有する。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例を示す断面図
である。
である。
【００１４】図１に示すように、Ｎ型シリコン基板１の
上に設けたＰ型エピタキシャル層２に選択的にＮ型不純
物を拡散して設け且つＮ型シリコン基板１と接続するＮ
型埋込拡散層３と、Ｎ型埋込層３を含む表面に設けたＮ
型エピタキシャル層４と、Ｎ型エピタキシャル層４に設
けてＰ型エピタキシャル層２に達するＰ型の素子分離層
５と、素子分離層５により区画された素子形成領域内に
設けたＰ型ベース領域９及びＰ型ウェル８と、Ｐ型ベー
ス領域９上に絶縁膜７を介して設けたゲート電極１１に
整合してＰ型ベース領域９内に設けたＮ型ソース領域１
０と、Ｎ型エピタキシャル層４内の素子分離層５に接し
て設けたＮ型不純物を高濃度にドープしたＮ+ 型拡散層
６と、Ｎ型ソース領域１０とＰ型ウェル８を接続するソ
ース電極１２と、素子分離層５に接続する引出電極１３
と、Ｎ型シリコン基板１の下面に設けたドレイン電極１
４を有して構成されている。
上に設けたＰ型エピタキシャル層２に選択的にＮ型不純
物を拡散して設け且つＮ型シリコン基板１と接続するＮ
型埋込拡散層３と、Ｎ型埋込層３を含む表面に設けたＮ
型エピタキシャル層４と、Ｎ型エピタキシャル層４に設
けてＰ型エピタキシャル層２に達するＰ型の素子分離層
５と、素子分離層５により区画された素子形成領域内に
設けたＰ型ベース領域９及びＰ型ウェル８と、Ｐ型ベー
ス領域９上に絶縁膜７を介して設けたゲート電極１１に
整合してＰ型ベース領域９内に設けたＮ型ソース領域１
０と、Ｎ型エピタキシャル層４内の素子分離層５に接し
て設けたＮ型不純物を高濃度にドープしたＮ+ 型拡散層
６と、Ｎ型ソース領域１０とＰ型ウェル８を接続するソ
ース電極１２と、素子分離層５に接続する引出電極１３
と、Ｎ型シリコン基板１の下面に設けたドレイン電極１
４を有して構成されている。
【００１５】ここで、Ｎ+ 型拡散層６と素子分離層５の
間に作られるダイオードはＰ型ベース領域９とＮ型エピ
タキシャル層４の間に作られるダイオードよりも逆耐圧
が低くなる様に作られる。
間に作られるダイオードはＰ型ベース領域９とＮ型エピ
タキシャル層４の間に作られるダイオードよりも逆耐圧
が低くなる様に作られる。
【００１６】本実施例のパワーＩＣの縦型ＭＯＳトラン
ジスタに、誘電性負荷を接続した場合の動作は図４に示
す等価回路のトランジスタＱ1 がオフしたあと、ドレイ
ン電極１４の電位が上昇していくと、ダイオードＤ1 ，
Ｄ2 には逆バイアスがかかっていく。本実施例では、Ｎ
+ 型拡散層６によってダイオードＤ2 の逆耐圧はダイオ
ードＤ1 よりも低く設計されているため、先にダイオー
ドＤ2 がブレークダウンしてＩ4 が流れ始める。Ｉ4 が
流れることで、Ｉ2 ，Ｉ3 は殆ど流れず、よってＮＰＮ
トランジスタＱ2 のベースがバイアスされないため、ト
ランジスタの破壊がおこらない。
ジスタに、誘電性負荷を接続した場合の動作は図４に示
す等価回路のトランジスタＱ1 がオフしたあと、ドレイ
ン電極１４の電位が上昇していくと、ダイオードＤ1 ，
Ｄ2 には逆バイアスがかかっていく。本実施例では、Ｎ
+ 型拡散層６によってダイオードＤ2 の逆耐圧はダイオ
ードＤ1 よりも低く設計されているため、先にダイオー
ドＤ2 がブレークダウンしてＩ4 が流れ始める。Ｉ4 が
流れることで、Ｉ2 ，Ｉ3 は殆ど流れず、よってＮＰＮ
トランジスタＱ2 のベースがバイアスされないため、ト
ランジスタの破壊がおこらない。
【００１７】図２は本発明の第２の実施例を示す断面図
である。
である。
【００１８】図２に示すように、図１のＮ+ 型拡散層６
の代りにＮ+ 型埋込拡散層１５をＰ型エピタキシャル層
２に設けてＮ型埋込拡散層３と素子分離層５との間でダ
イオードＤ2 を形成している以外は第１の実施例と同様
の構成を示しており、第１の実施例と同様の効果を有す
る。
の代りにＮ+ 型埋込拡散層１５をＰ型エピタキシャル層
２に設けてＮ型埋込拡散層３と素子分離層５との間でダ
イオードＤ2 を形成している以外は第１の実施例と同様
の構成を示しており、第１の実施例と同様の効果を有す
る。
【００１９】
【発明の効果】以上説明したように本発明は、縦型ＭＯ
ＳＦＥＴの外周部に、耐圧の低いダイオードを作り込む
ことによって、誘導性負荷を駆動するときに生ずる逆起
電力によるトランジスタの破壊を防止することができる
という効果を有する。
ＳＦＥＴの外周部に、耐圧の低いダイオードを作り込む
ことによって、誘導性負荷を駆動するときに生ずる逆起
電力によるトランジスタの破壊を防止することができる
という効果を有する。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】従来の半導体装置の一例を示す断面図。
【図４】縦型ＭＯＳＦＥＴの等価回路図。
１ Ｎ型シリコン基板 ２ Ｐ型エピタキシャル層 ３ Ｎ型埋込拡散層 ４ Ｎ型エピタキシャル層 ５ 素子分離層 ６ Ｎ+ 型拡散層 ７ Ｐ型ベース領域 ８ Ｐ型ウェル ９ Ｐ型ベース領域 １０ Ｎ型ソース領域 １１ ゲート電極 １２ ソース電極 １３ 引出電極 １４ ドレイン電極 １５ Ｎ+ 型埋込拡散層
Claims (2)
- 【請求項１】 一導電型半導体基板の一主面に設けた逆
導電型エピタキシャル層と、前記逆導電型エピタキシャ
ル層に設けて前記半導体基板に達する一導電型埋込拡散
層と、前記一導電型拡散層を含む表面に設けた一導電型
エピタキシャル層と、前記一導電型エピタキシャル層に
設けて前記逆導電型エピタキシャル層に達する逆導電型
の素子分離層と、前記素子分離層で分離された前記一導
電型エピタキシャル層内に設けた逆導電型のベース領域
と、前記ベース領域内に設けた一導電型のソース領域と
を有する半導体装置において、分離された前記一導電型
エピタキシャル層内の前記素子分離層に接して設けた一
導電型の高濃度拡散層を有することを特徴とする半導体
装置。 - 【請求項２】 一導電型半導体基板の一主面に設けた逆
導電型エピタキシャル層と、前記逆導電型エピタキシャ
ル層に設けて前記半導体基板に達する一導電型埋込拡散
層と、前記一導電型拡散層を含む表面に設けた一導電型
エピタキシャル層と、前記一導電型エピタキシャル層に
設けて前記逆導電型エピタキシャル層に達する逆導電型
の素子分離層と、前記素子分離層で分離された前記一導
電型エピタキシャル層内に設けた逆導電型のベース領域
と、前記ベース領域内に設けた一導電型のソース領域と
を有する半導体装置において、前記逆導電型エピタキシ
ャル層内の前記一導電型埋込拡散層及び前記素子分離層
に接して設けた一導電型の高濃度埋込拡散層を有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28804892A JP2871352B2 (ja) | 1992-10-27 | 1992-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28804892A JP2871352B2 (ja) | 1992-10-27 | 1992-10-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140632A true JPH06140632A (ja) | 1994-05-20 |
| JP2871352B2 JP2871352B2 (ja) | 1999-03-17 |
Family
ID=17725164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28804892A Expired - Fee Related JP2871352B2 (ja) | 1992-10-27 | 1992-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871352B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1022785A1 (en) * | 1999-01-25 | 2000-07-26 | STMicroelectronics S.r.l. | Electronic semiconductor power device with integrated diode |
| KR100648276B1 (ko) * | 2004-12-15 | 2006-11-23 | 삼성전자주식회사 | 역방향 다이오드가 구비된 수직형 디모스 소자 |
| US7936003B2 (en) | 2005-02-03 | 2011-05-03 | Samsung Electronics Co., Ltd. | Semiconductor device having transistor with vertical gate electrode and method of fabricating the same |
-
1992
- 1992-10-27 JP JP28804892A patent/JP2871352B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1022785A1 (en) * | 1999-01-25 | 2000-07-26 | STMicroelectronics S.r.l. | Electronic semiconductor power device with integrated diode |
| US6222248B1 (en) | 1999-01-25 | 2001-04-24 | Stmicroelectronics S.R.L. | Electronic semiconductor power device with integrated diode |
| USRE40222E1 (en) * | 1999-01-25 | 2008-04-08 | Stmicroelectronics S.R.L. | Electronic semiconductor power device with integrated diode |
| KR100648276B1 (ko) * | 2004-12-15 | 2006-11-23 | 삼성전자주식회사 | 역방향 다이오드가 구비된 수직형 디모스 소자 |
| US7417282B2 (en) | 2004-12-15 | 2008-08-26 | Samsung Electronics, Co., Ltd. | Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode |
| US7936003B2 (en) | 2005-02-03 | 2011-05-03 | Samsung Electronics Co., Ltd. | Semiconductor device having transistor with vertical gate electrode and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2871352B2 (ja) | 1999-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981208 |
|
| LAPS | Cancellation because of no payment of annual fees |