JPH0613908A - 疑似マルチビット・シグマデルタａｄ変換器 - Google Patents
疑似マルチビット・シグマデルタａｄ変換器Info
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- JPH0613908A JPH0613908A JP5059456A JP5945693A JPH0613908A JP H0613908 A JPH0613908 A JP H0613908A JP 5059456 A JP5059456 A JP 5059456A JP 5945693 A JP5945693 A JP 5945693A JP H0613908 A JPH0613908 A JP H0613908A
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- H03—ELECTRONIC CIRCUITRY
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- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
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- H03M3/428—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one with lower resolution, e.g. single bit, feedback
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- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 シグマデルタＡＤ変換器の分解能を改善す
る。 【構成】 疑似マルチビット・シグマデルタＡＤ変換器
（ＡＤＣ）４０は、マルチビット量子化器４６およびＤ
Ａ変換器（ＤＡＣ）４７を有するシグマデルタ変調器４
１を含む。ＤＡＣ４７の出力は変調器４１のエラー信号
を提供する。量子化器４６は最上位ビットから最下位ビ
ットまで順に並ぶ複数ビットを持つ量子化信号を提供す
る。これらのビットの内少なくとも２つは、最上位ビッ
トと、最上位ビットもしくは２番目の上位ビットではな
い第２ビットとを含んでおり、ＤＡＣ４７に対する入力
として提供される。加算機構４９は、量子化信号から、
プレフィルタ４８の出力を減じる。デシメーション・フ
ィルタ５０は、加算機構４９の出力を再度サンプリング
して、ＡＤＣ４０の出力を提供する。
る。 【構成】 疑似マルチビット・シグマデルタＡＤ変換器
（ＡＤＣ）４０は、マルチビット量子化器４６およびＤ
Ａ変換器（ＤＡＣ）４７を有するシグマデルタ変調器４
１を含む。ＤＡＣ４７の出力は変調器４１のエラー信号
を提供する。量子化器４６は最上位ビットから最下位ビ
ットまで順に並ぶ複数ビットを持つ量子化信号を提供す
る。これらのビットの内少なくとも２つは、最上位ビッ
トと、最上位ビットもしくは２番目の上位ビットではな
い第２ビットとを含んでおり、ＤＡＣ４７に対する入力
として提供される。加算機構４９は、量子化信号から、
プレフィルタ４８の出力を減じる。デシメーション・フ
ィルタ５０は、加算機構４９の出力を再度サンプリング
して、ＡＤＣ４０の出力を提供する。
Description
【０００１】
【産業上の利用分野】本発明は一般にＡＤ変換器に関
し、具体的にはシグマデルタ型ＡＤ変換器に関する。
し、具体的にはシグマデルタ型ＡＤ変換器に関する。
【０００２】
【従来の技術】アナログ・デジタル変換を実行するには
２つの基本技術がある。第１の技術（開ループ技術とし
て知られる）を用いたＡＤ変換器（ＡＤＣ）は、アナロ
グ入力信号に応答して直接にデジタル信号を生成する。
開ループＡＤＣは、入力信号の予想最高周波数成分の周
波数の２倍（ナイキスト周波数として知られる）でアナ
ログ入力信号をサンプリングする。開ループＡＤＣは一
連の精密に整合された構成要素を使用して入力信号をデ
ジタル化する。開ループＡＤＣの分解能および正確度
は、これら構成要素の整合に左右される。しかしなが
ら、従来の集積回路のプロセスでは、非常に精密な構成
要素を達成するのは難しい。
２つの基本技術がある。第１の技術（開ループ技術とし
て知られる）を用いたＡＤ変換器（ＡＤＣ）は、アナロ
グ入力信号に応答して直接にデジタル信号を生成する。
開ループＡＤＣは、入力信号の予想最高周波数成分の周
波数の２倍（ナイキスト周波数として知られる）でアナ
ログ入力信号をサンプリングする。開ループＡＤＣは一
連の精密に整合された構成要素を使用して入力信号をデ
ジタル化する。開ループＡＤＣの分解能および正確度
は、これら構成要素の整合に左右される。しかしなが
ら、従来の集積回路のプロセスでは、非常に精密な構成
要素を達成するのは難しい。
【０００３】第２の技術（シグマデルタ型技術として知
られる）を用いたＡＤＣは、デジタル・サンプルの１つ
の流れを生成することによって、アナログ入力信号を表
し、サンプルの密度によって正確な平均電圧が分かる。
このシグマデルタＡＤＣには、シグマデルタ変調器およ
びデシメーション・フィルタが含まれる。この変調器
は、アナログ入力信号とフィードバック信号とのろ波さ
れた差に応答して、デジタル出力信号を生成する量子化
器を含む。フィードバック信号は、ＤＡ変換器（ＤＡ
Ｃ）において、アナログ信号に再変換されたデジタル出
力信号である。この変調器はオーバーサンプリングさ
れ、すなわち、サンプリング率（ｓａｍｐｌｉｎｇ ｒ
ａｔｅ）がナイキスト率（Ｎｙｑｕｉｓｔ ｒａｔｅ）
を大きく上回っている。デシメーション・フィルタは変
調器の出力を再度サンプリングして、ナイキスト率でＮ
ビットのデータワードを提供する。シグマデルタ技術
は、開ループＡＤＣにおいて要求される精密に整合され
た構成要素（抵抗およびコンデンサ）によってではな
く、精密なタイミングによって高分解能を達成する。
られる）を用いたＡＤＣは、デジタル・サンプルの１つ
の流れを生成することによって、アナログ入力信号を表
し、サンプルの密度によって正確な平均電圧が分かる。
このシグマデルタＡＤＣには、シグマデルタ変調器およ
びデシメーション・フィルタが含まれる。この変調器
は、アナログ入力信号とフィードバック信号とのろ波さ
れた差に応答して、デジタル出力信号を生成する量子化
器を含む。フィードバック信号は、ＤＡ変換器（ＤＡ
Ｃ）において、アナログ信号に再変換されたデジタル出
力信号である。この変調器はオーバーサンプリングさ
れ、すなわち、サンプリング率（ｓａｍｐｌｉｎｇ ｒ
ａｔｅ）がナイキスト率（Ｎｙｑｕｉｓｔ ｒａｔｅ）
を大きく上回っている。デシメーション・フィルタは変
調器の出力を再度サンプリングして、ナイキスト率でＮ
ビットのデータワードを提供する。シグマデルタ技術
は、開ループＡＤＣにおいて要求される精密に整合され
た構成要素（抵抗およびコンデンサ）によってではな
く、精密なタイミングによって高分解能を達成する。
【０００４】単純なシグマデルタＡＤＣは、フィルタ機
能を実行する１個の積分器，１ビット量子化器および１
ビットＤＡＣを有する１次変調器（ｆｉｒｓｔ−ｏｒｄ
ｅｒｍｏｄｕｌａｔｏｒ）を使用している。この量子化
器は変調器の出力を２つのレベルの内の１つでのみ提供
できるので、その動作は必然的に線形となる。１次シグ
マデルタ変調器はサンプリング周波数において量子化雑
音が高い。変調器内のフィルタは、高周波数が高くなる
と高くなるように量子化雑音を成形する働きをする。こ
のためこの変換器は雑音成形（ｎｏｉｓｅ−ｓｈａｐｉ
ｎｇ）ＡＤＣと称する。デシメーション・フィルタは、
ナイキスト周波数で遮断周波数を持つような低域通過特
性を備えている。サンプリング周波数はナイキスト周波
数より大幅に高いので、フィルタは通常、この帯域外の
量子化雑音を充分に減衰できる。
能を実行する１個の積分器，１ビット量子化器および１
ビットＤＡＣを有する１次変調器（ｆｉｒｓｔ−ｏｒｄ
ｅｒｍｏｄｕｌａｔｏｒ）を使用している。この量子化
器は変調器の出力を２つのレベルの内の１つでのみ提供
できるので、その動作は必然的に線形となる。１次シグ
マデルタ変調器はサンプリング周波数において量子化雑
音が高い。変調器内のフィルタは、高周波数が高くなる
と高くなるように量子化雑音を成形する働きをする。こ
のためこの変換器は雑音成形（ｎｏｉｓｅ−ｓｈａｐｉ
ｎｇ）ＡＤＣと称する。デシメーション・フィルタは、
ナイキスト周波数で遮断周波数を持つような低域通過特
性を備えている。サンプリング周波数はナイキスト周波
数より大幅に高いので、フィルタは通常、この帯域外の
量子化雑音を充分に減衰できる。
【０００５】変調ループ内に２個のフィルタを有する２
次ＡＤＣは、１次ＡＤＣに比べて帯域外量子化雑音が高
いが、帯域内雑音は低い。このため帯域外雑音を充分ろ
波できるなら、２次シグマデルタ変調器の方が性能は良
くなる。デシメーション・フィルタが、変調器の次数よ
りも１次高くなれば、必要な減衰を達成できる。２次よ
り高次のＡＤＣも可能であるが、通常、安定性に問題が
ある。
次ＡＤＣは、１次ＡＤＣに比べて帯域外量子化雑音が高
いが、帯域内雑音は低い。このため帯域外雑音を充分ろ
波できるなら、２次シグマデルタ変調器の方が性能は良
くなる。デシメーション・フィルタが、変調器の次数よ
りも１次高くなれば、必要な減衰を達成できる。２次よ
り高次のＡＤＣも可能であるが、通常、安定性に問題が
ある。
【０００６】
【発明が解決しようとする課題】シグマデルタＡＤＣの
分解能を高める１つの方法は単一ビット量子化器の代わ
りにマルチビット量子化器を用いることである。この場
合、フィードバック・ループ内のＤＡＣもマルチビット
でなくてはならず、マルチビットＤＡＣの線形性はＡＤ
Ｃ全体の線形性と同じくらい高くなくてはならない。Ｄ
ＡＣの高線形性を達成するには、費用の高くつく誤り訂
正技術が必要である。これらの誤り訂正技術を用いる
と、シグマデルタＡＤＣは、製造プロセスの変動に対す
る独立性を失ってしまう。このためシグマデルタＡＤＣ
の分解能を改良するには新しい技術が必要である。
分解能を高める１つの方法は単一ビット量子化器の代わ
りにマルチビット量子化器を用いることである。この場
合、フィードバック・ループ内のＤＡＣもマルチビット
でなくてはならず、マルチビットＤＡＣの線形性はＡＤ
Ｃ全体の線形性と同じくらい高くなくてはならない。Ｄ
ＡＣの高線形性を達成するには、費用の高くつく誤り訂
正技術が必要である。これらの誤り訂正技術を用いる
と、シグマデルタＡＤＣは、製造プロセスの変動に対す
る独立性を失ってしまう。このためシグマデルタＡＤＣ
の分解能を改良するには新しい技術が必要である。
【０００７】
【課題を解決するための手段】したがって、１つの形態
で、シグマデルタ変調器，プレフィルタ，加算機構およ
びデシメーション・フィルタを備えて構成される疑似マ
ルチビット・シグマデルタＤＡ変換器が提供される。こ
のシグマデルタ変調器は量子化器およびＤＡ変換器を含
む。またシグマデルタ変調器はアナログ入力信号を受け
取って、最上位ビットから最下位ビットまで複数のビッ
トが順に並んでいるデジタル化信号を提供する。ＤＡ変
換器は、最上位ビットと、最上位ビットもしくは２番目
の上位ビットではない第２ビットとを含む複数のフィー
ドバック・ビットを受け取って、これに応答して、シグ
マデルタ変調器のフィードバック信号を提供する。プレ
フィルタはシグマデルタ変調器に結合されており、複数
のフィードバック・ビットを除くデジタル化信号の複数
ビットを受け取り、これに対して所定の伝達関数を達成
して、プレフィルタ済み信号を提供する。第２加算機構
は量子化器およびプレフィルタに結合されており、これ
はデジタル化信号を受け取るための正入力端子，プレフ
ィルタ済み信号を受け取る負入力端子，および出力を有
する。デシメーション・フィルタは第２加算機構に結合
されており、第２加算機構の出力に結合された入力，お
よびＡＤ変換器のデジタル出力を提供する出力を有して
いる。
で、シグマデルタ変調器，プレフィルタ，加算機構およ
びデシメーション・フィルタを備えて構成される疑似マ
ルチビット・シグマデルタＤＡ変換器が提供される。こ
のシグマデルタ変調器は量子化器およびＤＡ変換器を含
む。またシグマデルタ変調器はアナログ入力信号を受け
取って、最上位ビットから最下位ビットまで複数のビッ
トが順に並んでいるデジタル化信号を提供する。ＤＡ変
換器は、最上位ビットと、最上位ビットもしくは２番目
の上位ビットではない第２ビットとを含む複数のフィー
ドバック・ビットを受け取って、これに応答して、シグ
マデルタ変調器のフィードバック信号を提供する。プレ
フィルタはシグマデルタ変調器に結合されており、複数
のフィードバック・ビットを除くデジタル化信号の複数
ビットを受け取り、これに対して所定の伝達関数を達成
して、プレフィルタ済み信号を提供する。第２加算機構
は量子化器およびプレフィルタに結合されており、これ
はデジタル化信号を受け取るための正入力端子，プレフ
ィルタ済み信号を受け取る負入力端子，および出力を有
する。デシメーション・フィルタは第２加算機構に結合
されており、第２加算機構の出力に結合された入力，お
よびＡＤ変換器のデジタル出力を提供する出力を有して
いる。
【０００８】以上およびその他の機能および利点は、添
付図面と共に、下記の詳細な説明によってより明確に把
握されよう。
付図面と共に、下記の詳細な説明によってより明確に把
握されよう。
【０００９】
【実施例】図１は先行技術において既知の１次シグマデ
ルタＡＤ変換器（ＡＤＣ）２０をブロック図の形で示し
たものである。ＡＤＣ２０は一般にシグマデルタ変調器
２１およびデシメーション・フィルタ２６を含んでい
る。シグマデルタ変調器２１は加算機構２２，フィルタ
２３，量子化器２４およびＤＡ変換器（ＤＡＣ）２５を
含んでいる。加算機構２２は“ＶＩＮ”と称されるアナ
ログ入力信号を受け取って、ＤＡＣ２５から受け取った
フィードバック信号を、この信号から減じる。加算機構
２２の出力はフィルタ２３に提供される。フィルタ２３
は、アナログ出力を量子化器２４に提供するアナログ積
分器型フィルタである。量子化器２４は１ビット量子化
器であり、１ビットのデジタル化出力信号をＤＡＣ２５
およびデシメーション・フィルタ２６に提供する。ＤＡ
Ｃ２５は１ビットＤＡＣであり、このデジタル化出力信
号に応答してフィードバック信号を提供する。デシメー
ション・フィルタ２６は、ナイキスト率で量子化器２４
の出力に応答して、Ｎビットの「出力データワード」を
提供する。
ルタＡＤ変換器（ＡＤＣ）２０をブロック図の形で示し
たものである。ＡＤＣ２０は一般にシグマデルタ変調器
２１およびデシメーション・フィルタ２６を含んでい
る。シグマデルタ変調器２１は加算機構２２，フィルタ
２３，量子化器２４およびＤＡ変換器（ＤＡＣ）２５を
含んでいる。加算機構２２は“ＶＩＮ”と称されるアナ
ログ入力信号を受け取って、ＤＡＣ２５から受け取った
フィードバック信号を、この信号から減じる。加算機構
２２の出力はフィルタ２３に提供される。フィルタ２３
は、アナログ出力を量子化器２４に提供するアナログ積
分器型フィルタである。量子化器２４は１ビット量子化
器であり、１ビットのデジタル化出力信号をＤＡＣ２５
およびデシメーション・フィルタ２６に提供する。ＤＡ
Ｃ２５は１ビットＤＡＣであり、このデジタル化出力信
号に応答してフィードバック信号を提供する。デシメー
ション・フィルタ２６は、ナイキスト率で量子化器２４
の出力に応答して、Ｎビットの「出力データワード」を
提供する。
【００１０】全般にシグマデルタ変調器２１は一連のパ
ルスを提供し、パルスの密度によって、アナログ入力信
号の正しい平均電圧が分かる。デシメーション・フィル
タ２６は前記サンプリング率で量子化器２４の出力をサ
ンプリングして、ナイキスト率でＮビットの出力データ
・ワードを提供する。ＡＤＣ２１の分解能を改良するの
に使用できる既知の技術は３つある。第１に、オーバー
サンプリング率を高めることができる。たとえばナイキ
スト周波数が４０キロヘルツ（ｋＨｚ）の場合には、オ
ーバーサンプリング率２５６では、約１０メガヘルツ
（ＭＨｚ）のサンプリング率が必要になる。しかしなが
ら、オーバーサンプリング率は伝統的な集積回路の速度
によって制限を受け、１０ＭＨｚサンプリング率は伝統
的なＣＭＯＳ技術の限界に近い。
ルスを提供し、パルスの密度によって、アナログ入力信
号の正しい平均電圧が分かる。デシメーション・フィル
タ２６は前記サンプリング率で量子化器２４の出力をサ
ンプリングして、ナイキスト率でＮビットの出力データ
・ワードを提供する。ＡＤＣ２１の分解能を改良するの
に使用できる既知の技術は３つある。第１に、オーバー
サンプリング率を高めることができる。たとえばナイキ
スト周波数が４０キロヘルツ（ｋＨｚ）の場合には、オ
ーバーサンプリング率２５６では、約１０メガヘルツ
（ＭＨｚ）のサンプリング率が必要になる。しかしなが
ら、オーバーサンプリング率は伝統的な集積回路の速度
によって制限を受け、１０ＭＨｚサンプリング率は伝統
的なＣＭＯＳ技術の限界に近い。
【００１１】第２に、シグマデルタ変調器２１の次数を
高めることによってＡＤＣ２０を改良できる。２次シグ
マデルタ変調器は実際に既知のものであり、実用可能な
ものである。たとえば、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ ＳｔａｔｅＣｉｒｃｕｉｔｓ ｖｏ
ｌ．２３， ｎｏ．６，１９８８年１２月号ｐ．１２９
８〜ｐ．１３０８に掲載されているＢｏｓｅｒおよびＷ
ｏｏｌｅｙ著の“Ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｓｉｇ
ｍａ−Ｄｅｌｔａ Ｍｏｄｕｌａｔｉｏｎ Ａｎａｌｏ
ｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒｓ”を
参照されたい。２次シグマデルタ変調器は、オーバーサ
ンプリング比の性能を約１０以上高める。しかしなが
ら、３次以上の高次のシグマデルタ変調器を用いると、
補償の難しい不安定性の問題が生じる。さらに、デシメ
ーション・フィルタ２６はシグマデルタ変調器２１の全
体の次数より既に１次高くなっていなければならない。
デシメーション・フィルタ２６の次数を３次を越えて大
きくすると、集積回路の面積が大幅に増大し、非常に費
用がかかる。
高めることによってＡＤＣ２０を改良できる。２次シグ
マデルタ変調器は実際に既知のものであり、実用可能な
ものである。たとえば、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ ＳｔａｔｅＣｉｒｃｕｉｔｓ ｖｏ
ｌ．２３， ｎｏ．６，１９８８年１２月号ｐ．１２９
８〜ｐ．１３０８に掲載されているＢｏｓｅｒおよびＷ
ｏｏｌｅｙ著の“Ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｓｉｇ
ｍａ−Ｄｅｌｔａ Ｍｏｄｕｌａｔｉｏｎ Ａｎａｌｏ
ｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒｓ”を
参照されたい。２次シグマデルタ変調器は、オーバーサ
ンプリング比の性能を約１０以上高める。しかしなが
ら、３次以上の高次のシグマデルタ変調器を用いると、
補償の難しい不安定性の問題が生じる。さらに、デシメ
ーション・フィルタ２６はシグマデルタ変調器２１の全
体の次数より既に１次高くなっていなければならない。
デシメーション・フィルタ２６の次数を３次を越えて大
きくすると、集積回路の面積が大幅に増大し、非常に費
用がかかる。
【００１２】第３に、１ビット量子化器２４の代わりに
マルチビット量子化器を用い、またＤＡＣ２５の代わり
にマルチビットＤＡＣを用いることができる。２次シグ
マデルタ変調器を使用する場合には、量子化器２４およ
びＤＡＣ２５の各ビットが加算された結果、信号対雑音
比（ＳＮＲ）が６ｄＢ改良される。この場合、ＤＡＣ２
５の線形性はＡＤＣ２０の線形性と整合する必要がでて
くる。ＤＡＣ２５では回路の複雑性が要求されるので、
製造プロセスの変動に対して独立であるというシグマデ
ルタ技術の利点が損なわれる。
マルチビット量子化器を用い、またＤＡＣ２５の代わり
にマルチビットＤＡＣを用いることができる。２次シグ
マデルタ変調器を使用する場合には、量子化器２４およ
びＤＡＣ２５の各ビットが加算された結果、信号対雑音
比（ＳＮＲ）が６ｄＢ改良される。この場合、ＤＡＣ２
５の線形性はＡＤＣ２０の線形性と整合する必要がでて
くる。ＤＡＣ２５では回路の複雑性が要求されるので、
製造プロセスの変動に対して独立であるというシグマデ
ルタ技術の利点が損なわれる。
【００１３】しかしながらＡＤＣ２０においてマルチビ
ット量子化器を用いるという問題を解決する１つの技術
が、１９９０ ＩＥＥＥ ＩＳＣＡＳ，ｐ．３７２〜
ｐ．３７５に掲載された、ＬｅｓｌｉｅおよびＳｉｎｇ
ｈ著“Ａｎ ＩｍｐｒｏｖｅｄＳｉｇｍａ−Ｄｅｌｔａ
Ｍｏｄｕｌａｔｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ”に
開示されており、図２にこれを示す。図２はマルチビッ
ト量子化器を有する先行技術のシグマデルタＡＤＣ３０
を示したもので、これは高線形性ＤＡＣの必要性を排除
している。ＡＤＣ３０は一般にシグマデルタ変調器３１
およびデシメーション・フィルタ３８を含んでいる。シ
グマデルタ変調器３１は加算機構３２，フィルタ３３，
Ｍビット量子化器３４，ＤＡＣ３５，プレフィルタ機能
３６および加算機構３７を含んでいる。図１のＡＤＣ２
０と同様、加算機構３２は、アナログ入力電圧Ｖ
ＩＮから、ＤＡＣ３５が提供するフィードバック信号を
減じる。加算機構３２の出力はフィルタ３３に提供され
る。フィルタ３３はアナログ積分器型フィルタで、Ｍビ
ット量子化器３４に対してアナログ出力を提供する。Ｍ
出力ビットは、最上位ビットから最下位ビットまで順に
並んでおり、それぞれ「ＭＳＢ」「ＭＳＢー１」．．．
「ＬＳＢ」と称する。ＤＡＣ３５はＭＳＢのみを受け取
り、これに応答してフィードバック信号を提供する。プ
レフィルタ機能３６はＭビット量子化器３４から「Ｔ
（ｚ）」と称されるトランケート信号（ｔｒｕｎｃａｔ
ｅｄ ｓｉｇｎａｌ）を受け取り、この信号はＭＳＢを
除くＭビット量子化器３４の（Ｍ−１）の出力ビットを
含んでいる。プレフィルタ機能３６は「Ｈ（ｚ）」と称
される伝達関数機能を実行し、この機能によってＡＤＣ
３０は、これに対応するＭビットＡＤＣの全般的伝達関
数と同一の伝達関数を持つ。加算機構３７はＭＳＢか
ら、プレフィルタ機能３６の出力を減じて、「Ｙ
（ｚ）」と称される出力を提供する。デシメーション・
フィルタ３７は加算機構３７からＹ（ｚ）を受け取り、
これに応答して、Ｎビットのデータ出力ワードを提供す
る。
ット量子化器を用いるという問題を解決する１つの技術
が、１９９０ ＩＥＥＥ ＩＳＣＡＳ，ｐ．３７２〜
ｐ．３７５に掲載された、ＬｅｓｌｉｅおよびＳｉｎｇ
ｈ著“Ａｎ ＩｍｐｒｏｖｅｄＳｉｇｍａ−Ｄｅｌｔａ
Ｍｏｄｕｌａｔｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ”に
開示されており、図２にこれを示す。図２はマルチビッ
ト量子化器を有する先行技術のシグマデルタＡＤＣ３０
を示したもので、これは高線形性ＤＡＣの必要性を排除
している。ＡＤＣ３０は一般にシグマデルタ変調器３１
およびデシメーション・フィルタ３８を含んでいる。シ
グマデルタ変調器３１は加算機構３２，フィルタ３３，
Ｍビット量子化器３４，ＤＡＣ３５，プレフィルタ機能
３６および加算機構３７を含んでいる。図１のＡＤＣ２
０と同様、加算機構３２は、アナログ入力電圧Ｖ
ＩＮから、ＤＡＣ３５が提供するフィードバック信号を
減じる。加算機構３２の出力はフィルタ３３に提供され
る。フィルタ３３はアナログ積分器型フィルタで、Ｍビ
ット量子化器３４に対してアナログ出力を提供する。Ｍ
出力ビットは、最上位ビットから最下位ビットまで順に
並んでおり、それぞれ「ＭＳＢ」「ＭＳＢー１」．．．
「ＬＳＢ」と称する。ＤＡＣ３５はＭＳＢのみを受け取
り、これに応答してフィードバック信号を提供する。プ
レフィルタ機能３６はＭビット量子化器３４から「Ｔ
（ｚ）」と称されるトランケート信号（ｔｒｕｎｃａｔ
ｅｄ ｓｉｇｎａｌ）を受け取り、この信号はＭＳＢを
除くＭビット量子化器３４の（Ｍ−１）の出力ビットを
含んでいる。プレフィルタ機能３６は「Ｈ（ｚ）」と称
される伝達関数機能を実行し、この機能によってＡＤＣ
３０は、これに対応するＭビットＡＤＣの全般的伝達関
数と同一の伝達関数を持つ。加算機構３７はＭＳＢか
ら、プレフィルタ機能３６の出力を減じて、「Ｙ
（ｚ）」と称される出力を提供する。デシメーション・
フィルタ３７は加算機構３７からＹ（ｚ）を受け取り、
これに応答して、Ｎビットのデータ出力ワードを提供す
る。
【００１４】ＡＤＣ３０は量子化器３３のＭＳＢのみを
フィードバックするので、ＤＡＣ３５は１ビットＤＡＣ
でありさえすればよく、これは常に線形である。Ｍビッ
ト量子化器３４の余分のビットはＡＤＣ３０の分解能を
大幅に改善する。たとえば６ビット量子化器を備えたＬ
ｅｓｌｉｅおよびＳｉｎｇｈによるＡＤＣは、高線形性
ＤＡＣを必要とせずにＳＮ比を改善する。ＡＤＣ３０は
マルチビット量子化器を備えてシグマデルタＡＤＣを大
幅に改良しているが、さらに改良が望ましい。このよう
なさらなる改良は本発明に基づくＡＤＣによってもたら
される。
フィードバックするので、ＤＡＣ３５は１ビットＤＡＣ
でありさえすればよく、これは常に線形である。Ｍビッ
ト量子化器３４の余分のビットはＡＤＣ３０の分解能を
大幅に改善する。たとえば６ビット量子化器を備えたＬ
ｅｓｌｉｅおよびＳｉｎｇｈによるＡＤＣは、高線形性
ＤＡＣを必要とせずにＳＮ比を改善する。ＡＤＣ３０は
マルチビット量子化器を備えてシグマデルタＡＤＣを大
幅に改良しているが、さらに改良が望ましい。このよう
なさらなる改良は本発明に基づくＡＤＣによってもたら
される。
【００１５】図３は、本発明に基づく２次シグマデルタ
ＡＤＣ４０をブロック図で示したものである。ＡＤＣ４
０は一般にシグマデルタ変調器４１およびデシメーショ
ン・フィルタ５０を含んでいる。シグマデルタ変調器４
１は加算機構４２，フィルタ４３，加算機構４４，フィ
ルタ４５，Ｍビット量子化器４６，ＤＡＣ４７，プレフ
ィルタ機能４８および加算機構４９を含んでいる。加算
機構４２はアナログ入力電圧ＶＩＮを受け取り、ＤＡＣ
４７から受け取ったフィードバック信号をそこから減じ
る。加算機構４２の出力はフィルタ４３に提供される。
フィルタ４３は、アナログ出力を加算機構４４に提供す
るアナログ積分器型フィルタである。加算機構４４は、
フィルタ４３の出力からＤＡＣ４７の出力を減じる。加
算機構４４の出力はフィルタ４５に提供される。フィル
タ４５は、アナログ出力をＭビット量子化器４６に提供
するアナログ積分器型フィルタである。Ｍビット量子化
器４６はフラッシュ変換器（ｆｌａｓｈ ｃｏｎｖｅｒ
ｔｅｒ）として実現される。Ｍ出力ビットは、最上位ビ
ットから最下位ビットまで順に並んでおり、それぞれ
「ＭＳＢ」「ＭＳＢ−１」．．．「ＬＳＢ」と称する。
ＤＡＣ４７はＭビット量子化器４６から２個の出力ビッ
トを受け取り、これに応答してフィードバック信号を提
供する。図に示した実施例では、ＤＡＣ４７はＭＳＢお
よびＬＳＢを受け取る。加算機構４９は量子化器４６の
Ｍ出力ビットを受け取る。プレフィルタ機能４８は（Ｍ
−２）ビットを受け取る。それらはすべて２個の被選択
ビットを除く、量子化器４６の出力ビットである（図に
示した実施例ではＭＳＢー１〜ＬＳＢ＋１まで）。プレ
フィルタ機能４８は「Ｈ（ｚ）」と称される伝達関数を
達成し、これによってＡＤＣ４０は、これに対応するＭ
ビットＡＤＣの全体的伝達関数と同一の伝達関数を持
つ。加算機構４９は、量子化器４６の２個の被選択出力
ビットから、プレフィルタ機能４８の出力を減じて、
「Ｙ（ｚ）」と称される出力を提供する。ついでデシメ
ーション・フィルタ５０が加算機構４９からＹ（ｚ）を
受け取り、これに応答してナイキスト率でＮビットの出
力データ・ワードを提供する。
ＡＤＣ４０をブロック図で示したものである。ＡＤＣ４
０は一般にシグマデルタ変調器４１およびデシメーショ
ン・フィルタ５０を含んでいる。シグマデルタ変調器４
１は加算機構４２，フィルタ４３，加算機構４４，フィ
ルタ４５，Ｍビット量子化器４６，ＤＡＣ４７，プレフ
ィルタ機能４８および加算機構４９を含んでいる。加算
機構４２はアナログ入力電圧ＶＩＮを受け取り、ＤＡＣ
４７から受け取ったフィードバック信号をそこから減じ
る。加算機構４２の出力はフィルタ４３に提供される。
フィルタ４３は、アナログ出力を加算機構４４に提供す
るアナログ積分器型フィルタである。加算機構４４は、
フィルタ４３の出力からＤＡＣ４７の出力を減じる。加
算機構４４の出力はフィルタ４５に提供される。フィル
タ４５は、アナログ出力をＭビット量子化器４６に提供
するアナログ積分器型フィルタである。Ｍビット量子化
器４６はフラッシュ変換器（ｆｌａｓｈ ｃｏｎｖｅｒ
ｔｅｒ）として実現される。Ｍ出力ビットは、最上位ビ
ットから最下位ビットまで順に並んでおり、それぞれ
「ＭＳＢ」「ＭＳＢ−１」．．．「ＬＳＢ」と称する。
ＤＡＣ４７はＭビット量子化器４６から２個の出力ビッ
トを受け取り、これに応答してフィードバック信号を提
供する。図に示した実施例では、ＤＡＣ４７はＭＳＢお
よびＬＳＢを受け取る。加算機構４９は量子化器４６の
Ｍ出力ビットを受け取る。プレフィルタ機能４８は（Ｍ
−２）ビットを受け取る。それらはすべて２個の被選択
ビットを除く、量子化器４６の出力ビットである（図に
示した実施例ではＭＳＢー１〜ＬＳＢ＋１まで）。プレ
フィルタ機能４８は「Ｈ（ｚ）」と称される伝達関数を
達成し、これによってＡＤＣ４０は、これに対応するＭ
ビットＡＤＣの全体的伝達関数と同一の伝達関数を持
つ。加算機構４９は、量子化器４６の２個の被選択出力
ビットから、プレフィルタ機能４８の出力を減じて、
「Ｙ（ｚ）」と称される出力を提供する。ついでデシメ
ーション・フィルタ５０が加算機構４９からＹ（ｚ）を
受け取り、これに応答してナイキスト率でＮビットの出
力データ・ワードを提供する。
【００１６】フィードバック信号を生成するのに、量子
化器４６の複数の出力ビットの必ずしもすべてが使用さ
れるわけではないので、変調器４１は疑似マルチビット
・シグマデルタ変調器である。ＤＡＣ４７にフィードバ
ックされる２個目のビットは最上位から２番目のビット
ではない。ＭＳＢと、ＤＡＣ４７にフィードバックされ
た第２ビットとの間にある各ビットについて、ＤＡＣ４
７の線形性要求は６ｄＢ減じる。またＤＡＣ４７の重み
は、量子化器４６からフィードバックされたビットの重
みを表す。ＡＤＣ４０は、フィードバック経路内にＬＳ
Ｂを含めることによって、図２のＡＤＣ３０のＳＮ比を
上回るようにＳＮ比を改良する。ＬＳＢを含めるので、
信号レベルが相対的に小さいときにＶＩＮの分解能がよ
り迅速に達成される一方、大きな信号レベルに対しても
ＡＤＣ３０の改良点が維持される。信号レベルが、ＬＳ
Ｂの表わせる信号レベル以下に落ちる場合には、ＳＮ比
がＡＤＣ３０を越えて改善する。性能が改善された結果
の１つとして、ＡＤＣ４０は、入力信号の分解能が不十
分なことにより生ずる信号音（ｔｏｎｅｓ）の除去が格
段に良くなる。ＡＤＣ４０では、ＭＳＢおよびＬＳＢを
用いた。しかしながら第２ビットとしてＬＳＢ以外のビ
ットを使用してもよい。また３個以上のビットを使用し
てもよい。ＤＡＣ４７の線形性条件を減じるための唯一
の条件は、第２ビット（それ以上使用する場合は、他の
ビットも）が、ＭＳＢもしくは（ＭＳＢ−１）ビットで
ないことである。
化器４６の複数の出力ビットの必ずしもすべてが使用さ
れるわけではないので、変調器４１は疑似マルチビット
・シグマデルタ変調器である。ＤＡＣ４７にフィードバ
ックされる２個目のビットは最上位から２番目のビット
ではない。ＭＳＢと、ＤＡＣ４７にフィードバックされ
た第２ビットとの間にある各ビットについて、ＤＡＣ４
７の線形性要求は６ｄＢ減じる。またＤＡＣ４７の重み
は、量子化器４６からフィードバックされたビットの重
みを表す。ＡＤＣ４０は、フィードバック経路内にＬＳ
Ｂを含めることによって、図２のＡＤＣ３０のＳＮ比を
上回るようにＳＮ比を改良する。ＬＳＢを含めるので、
信号レベルが相対的に小さいときにＶＩＮの分解能がよ
り迅速に達成される一方、大きな信号レベルに対しても
ＡＤＣ３０の改良点が維持される。信号レベルが、ＬＳ
Ｂの表わせる信号レベル以下に落ちる場合には、ＳＮ比
がＡＤＣ３０を越えて改善する。性能が改善された結果
の１つとして、ＡＤＣ４０は、入力信号の分解能が不十
分なことにより生ずる信号音（ｔｏｎｅｓ）の除去が格
段に良くなる。ＡＤＣ４０では、ＭＳＢおよびＬＳＢを
用いた。しかしながら第２ビットとしてＬＳＢ以外のビ
ットを使用してもよい。また３個以上のビットを使用し
てもよい。ＤＡＣ４７の線形性条件を減じるための唯一
の条件は、第２ビット（それ以上使用する場合は、他の
ビットも）が、ＭＳＢもしくは（ＭＳＢ−１）ビットで
ないことである。
【００１７】ＡＤＣ４０は２次シグマデルタ変調器４１
を使用する。別の実施例では１次変調器を使用してもよ
い。１次変調の実現は、量子化器４６にフィルタ４３の
出力を提供して、加算機構４４およびフィルタ４５を排
除することによって達成できる。１次変調の実現ではＳ
Ｎ比は低くなるが、回路面積が小さくて済み、いくつか
の用途には充分許容される。先に述べたように、変調器
４１は３次以上の高次であってもよい。しかしながら３
次以上の高次の変調器は安定性の問題を伴うので、変調
器４１が望ましい。
を使用する。別の実施例では１次変調器を使用してもよ
い。１次変調の実現は、量子化器４６にフィルタ４３の
出力を提供して、加算機構４４およびフィルタ４５を排
除することによって達成できる。１次変調の実現ではＳ
Ｎ比は低くなるが、回路面積が小さくて済み、いくつか
の用途には充分許容される。先に述べたように、変調器
４１は３次以上の高次であってもよい。しかしながら３
次以上の高次の変調器は安定性の問題を伴うので、変調
器４１が望ましい。
【００１８】本発明の１つの側面は、シグマデルタ変調
器（４１）が、１次シグマデルタ変調器として特徴付け
られることである。
器（４１）が、１次シグマデルタ変調器として特徴付け
られることである。
【００１９】本発明の別の側面は、シグマデルタ変調器
（４１）が、２次シグマデルタ変調器として特徴付けら
れることである。
（４１）が、２次シグマデルタ変調器として特徴付けら
れることである。
【００２０】本発明のさらに他の側面は、プレフィルタ
（４８）の所定の伝達関数が、ＡＤ変換器（４０）の全
体的伝達関数を提供しており、これは全部の複数ビット
をＤＡ変換器（４７）に提供するところの、対応するＡ
Ｄ変換器（４０）の伝達関数にほぼ等しいことである。
（４８）の所定の伝達関数が、ＡＤ変換器（４０）の全
体的伝達関数を提供しており、これは全部の複数ビット
をＤＡ変換器（４７）に提供するところの、対応するＡ
Ｄ変換器（４０）の伝達関数にほぼ等しいことである。
【００２１】本発明のさらに別の側面は、デシメーショ
ン・フィルタ（５０）の次数が、シグマデルタ変調器
（４１）の次数を１つ上回ることである。
ン・フィルタ（５０）の次数が、シグマデルタ変調器
（４１）の次数を１つ上回ることである。
【００２２】本発明のさらなる側面は、第２ビットが最
下位ビットであることである。
下位ビットであることである。
【００２３】本発明のさらにまた別の側面は、変換手段
（４７）が、ＤＡ変換器によって構成されることであ
る。
（４７）が、ＤＡ変換器によって構成されることであ
る。
【００２４】本発明は好適実施例に即して説明してきた
が、当業者にとっては、本発明が数多くの方法で変更で
き、また上記に具体的に記載した以外にも多くの実施例
が想定できることは明かであろう。先に述べたように、
ある程度性能を犠牲にして１次変調器を使用してもよ
い。他の実施例では、ＤＡＣ４７に対して複数のビット
をフィードバックしてもよい。唯一の制限は、ＭＳＢで
はないビットとＭＳＢとが、少なくとも１個のビットに
よって隔てられていることである。したがって、添付請
求の範囲は、本発明の真の精神および範囲に属する本発
明のすべての変形をカバーすることを意図している。
が、当業者にとっては、本発明が数多くの方法で変更で
き、また上記に具体的に記載した以外にも多くの実施例
が想定できることは明かであろう。先に述べたように、
ある程度性能を犠牲にして１次変調器を使用してもよ
い。他の実施例では、ＤＡＣ４７に対して複数のビット
をフィードバックしてもよい。唯一の制限は、ＭＳＢで
はないビットとＭＳＢとが、少なくとも１個のビットに
よって隔てられていることである。したがって、添付請
求の範囲は、本発明の真の精神および範囲に属する本発
明のすべての変形をカバーすることを意図している。
【図１】先行技術において既知の、１次シグマデルタＡ
Ｄ変換器（ＡＤＣ）を示すブロック図である。
Ｄ変換器（ＡＤＣ）を示すブロック図である。
【図２】マルチビット量子化器を有する先行技術のシグ
マデルタＡＤＣ３０を示すブロック図である。
マデルタＡＤＣ３０を示すブロック図である。
【図３】本発明に基づく２次シグマデルタＡＤＣを示す
ブロック図である。
ブロック図である。
２０ １次シグマデルタＡＤ変換器 ２１ シグマデルタ変調器 ２２ 加算機構 ２３ フィルタ ２４ 量子化器 ２５ ＤＡＣ ２６ デシメーション・フィルタ ３０ シグマデルタＡＤＣ ３１ シグマデルタ変調器 ３２ 加算機構 ３３ フィルタ ３４ Ｍビット量子化器 ３５ ＤＡＣ ３６ プレフィルタ機能 ３７ 加算機構 ３８ デシメーション・フィルタ ４０ ２次シグマデルタＡＤ変換器 ４１ ２次シグマデルタ変調器 ４２，４４，４９ 加算機構 ４３，４５ フィルタ ４６ Ｍビット量子化器 ４７ ＤＡＣ ４８ プレフィルタ機能 ５０ デシメーション・フィルタ
Claims (4)
- 【請求項１】 疑似マルチビット・シグマデルタＡＤ変
換器（４０）であって：アナログ入力信号を受け取るた
め、また最上位ビットから最下位ビットまで順に並んで
いる複数ビットを有するデジタル化信号を提供するため
の、量子化器（４６）およびＤＡ変換器（４７）を含む
シグマデルタ変調器（４１）であって、前記ＤＡ変換器
（４７）は、前記最上位ビットと，前記最上位ビットも
しくは２番目の上位ビットではない第２ビットとを含む
複数のフィードバック・ビットを受け取り、これに応答
してシグマデルタ変調器のフィードバック信号を提供す
るシグマデルタ変調器（４１）；前記複数のフィードバ
ック・ビットを除く、前記デジタル化信号の前記複数ビ
ットを受け取り、またこれに対して所定の伝達関数を達
成してプレフィルタ済み信号を提供するために、前記シ
グマデルタ変調器（４１）に結合されたプレフィルタ
（４８）；前記デジタル化信号を受け取るための正入力
端子，前記プレフィルタ済み信号を受け取るための負入
力端子，および出力を有する、前記量子化器（４６）お
よび前記プレフィルタ（４８）に結合された加算機構
（４９）；および前記加算機構（４９）の前記出力に結
合された入力，およびＡＤ変換器（４０）のデジタル出
力を提供するための出力を有する、前記加算機構（４
９）に結合されたデシメーション・フィルタ（５０）；
を具備することを特徴とする疑似マルチビット・シグマ
デルタＡＤ変換器（４０）。 - 【請求項２】 疑似マルチビット・シグマデルタＡＤ変
換器（４０）であって：アナログ入力信号を受け取るた
めの正入力端子，フィードバック信号を受け取るための
負入力，およびエラー信号を提供するための出力を有す
る第１加算機構（４２）；前記第１加算機構（４２）の
前記出力を受け取るための入力，およびろ波済み信号を
提供するための出力を有するフィルタ（４３）；前記ろ
波済み信号を受け取るための入力，最上位ビットから最
下位ビットまで順に並んでいる複数ビットを有するデジ
タル化信号を提供する出力を有する、前記フィルタ（４
３）に結合された量子化器（４６）；前記最上位ビット
と、前記最上位ビットもしくは２番目の最上位ビットで
はない第２ビットとを含む前記デジタル化信号の複数の
フィードバック・ビットをそれぞれ１つずつ受け取るた
めの入力，および前記フィードバック信号を提供するた
めの出力を有する、前記量子化器（４６）に結合された
ＤＡ変換器（４７）；前記複数のフィードバック・ビッ
トを除く、前記デジタル化信号の前記複数ビットを受け
取るため、またこれに対して所定の伝達関数を達成して
プレフィルタ済み信号を提供するために、前記量子化器
（４６）に結合されたプレフィルタ（４８）；前記デジ
タル化信号を受け取るための正入力端子，前記プレフィ
ルタ済み信号を受け取るための負入力端子，および出力
を有する、前記量子化器（４６）および前記プレフィル
タ（４８）に結合された第２加算機構（４９）；および
前記第２加算機構（４９）の前記出力に結合された入
力，およびＡＤ変換器（４０）のデジタル出力を提供す
るための出力を有する、前記第２加算機構（４９）に結
合されたデシメーション・フィルタ（５０）；を具備す
ることを特徴とする疑似マルチビット・シグマデルタＡ
Ｄ変換器（４０）。 - 【請求項３】 疑似マルチビット・シグマデルタＡＤ変
換器（４０）であって：アナログ入力信号を受け取るた
めの正入力端子，フィードバック信号を受け取るための
負入力，および第１エラー信号を提供するための出力を
有する第１加算機構（４２）；前記第１加算機構（４
２）の前記出力を受け取るための入力，および第１フィ
ルタ済み信号を提供するための出力を有する第１フィル
タ（４３）；前記第１フィルタ済み信号を受け取るため
の正入力端子，前記フィードバック信号を受け取るため
の負入力，および第２エラー信号を提供するための出力
を有する第２加算機構（４４）；前記第２加算機構（４
４）の前記出力を受け取るための入力，および第２フィ
ルタ済み信号を提供するための出力を有する第２フィル
タ（４５）；前記第２フィルタ済み信号を受け取るため
の入力，および最上位ビットから最下位ビットまで順に
並んでいる複数ビットを有するデジタル化信号を提供す
る出力を有する、前記第２フィルタ（４５）に結合され
た量子化器（４６）；前記最上位ビットと、前記最上位
ビットもしくは２番目の上位ビットではない第２ビット
とを含む前記デジタル化信号の複数のフィードバック・
ビットをそれぞれ１つずつ受け取るための入力，および
前記フィードバック信号を提供するための出力を有す
る、前記量子化器（４６）に結合されたＤＡ変換器（４
７）；前記複数のフィードバック・ビットを除く、前記
デジタル化信号の前記複数ビットを受け取るため、また
これに対して所定の伝達関数を達成してプレフィルタ済
み信号を提供するために、前記量子化器（４６）に結合
されたプレフィルタ（４８）；前記デジタル化信号を受
け取るための正入力端子，前記プレフィルタ済み信号を
受け取るための負入力端子，および出力を有する、前記
量子化器（４６）および前記プレフィルタ（４８）に結
合された第３加算機構（４９）；および前記第３加算機
構（４９）の前記出力に結合された入力，およびＡＤ変
換器（４０）のデジタル出力を提供するための出力を有
するところの、前記第３加算機構（４９）に結合された
デシメーション・フィルタ（５０）；を具備することを
特徴とする疑似マルチビット・シグマデルタＡＤ変換器
（４０）。 - 【請求項４】 疑似マルチビット・シグマデルタＡＤ変
換器（４０）であって：アナログ入力信号からフィード
バック信号を減じて、エラー信号を提供するための手段
（４２）；前記エラー信号をろ波して、フィルタ済み信
号を提供するための手段（４３）；最上位ビットから最
下位ビットへと順に並んでいる複数ビットを有する第１
デジタル化信号に、前記フィルタ済み信号を量子化する
手段（４６）；前記最上位ビットと、前記最上位ビット
もしくは２番目の上位ビットではない第２ビットとを含
む前記第１デジタル化信号の複数のフィードバック・ビ
ットを、前記フィードバック信号に変換するための手段
（４７）；前記複数のフィードバック・ビットを除く、
前記デジタル化信号の前記複数ビットをろ波して、プレ
フィルタ済み信号を提供するために、前記量子化器に結
合された手段（４８）；前記第１デジタル化信号から前
記プレフィルタ済み信号を減じて、第２デジタル化信号
を提供するための手段（４９）；および前記第２デジタ
ル化信号を再度サンプリングして、ＡＤ変換器のデジタ
ル出力を提供するための手段（５０）；を具備すること
を特徴とする疑似マルチビット・シグマデルタＡＤ変換
器（４０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US844,050 | 1992-03-02 | ||
| US07/844,050 US5329282A (en) | 1992-03-02 | 1992-03-02 | Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613908A true JPH0613908A (ja) | 1994-01-21 |
Family
ID=25291669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059456A Pending JPH0613908A (ja) | 1992-03-02 | 1993-02-24 | 疑似マルチビット・シグマデルタａｄ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5329282A (ja) |
| EP (1) | EP0559367B1 (ja) |
| JP (1) | JPH0613908A (ja) |
| DE (1) | DE69313687T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011507425A (ja) * | 2007-12-19 | 2011-03-03 | エスティー‐エリクソン、ソシエテ、アノニム | フィードバックパスにおいてビット数の減少したマルチビットシグマ・デルタ変調器 |
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| US5392042A (en) * | 1993-08-05 | 1995-02-21 | Martin Marietta Corporation | Sigma-delta analog-to-digital converter with filtration having controlled pole-zero locations, and apparatus therefor |
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| US5982313A (en) * | 1997-06-06 | 1999-11-09 | Analog Devices, Inc. | High speed sigma-delta analog-to-digital converter system |
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