JPH06110828A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH06110828A JPH06110828A JP25867392A JP25867392A JPH06110828A JP H06110828 A JPH06110828 A JP H06110828A JP 25867392 A JP25867392 A JP 25867392A JP 25867392 A JP25867392 A JP 25867392A JP H06110828 A JPH06110828 A JP H06110828A
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- JP
- Japan
- Prior art keywords
- memory
- bus
- buses
- access
- priority mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】この発明は、２つの以上のバス３、４からメモ
リ２がアクセスされるものにおいて、２つ以上のバス
３、４からメモリ２をアクセスする場合のアクセスの優
先順位を自由に設定でき、汎用性を向上できることを目
的とする。 【構成】この発明は、２つの以上のバス３、４からメモ
リ２がアクセスされるものにおいて、１つのバス３、４
からのメモリ２のアクセスを優先する固定優先モードと
各バス３、４からのメモリ２のアクセスを順次優先する
回転優先モードとのいずれか一方を指示し、１つのバス
（３、４）に対する固定優先モードが指示されている場
合に、そのバス（３、４）からのメモリ２のアクセス内
容に応じた処理を実行し、回転優先モードが指示されて
いる場合に、順次異なったバス（３、４）からのメモリ
２のアクセス内容に応じた処理を実行するものである。
リ２がアクセスされるものにおいて、２つ以上のバス
３、４からメモリ２をアクセスする場合のアクセスの優
先順位を自由に設定でき、汎用性を向上できることを目
的とする。 【構成】この発明は、２つの以上のバス３、４からメモ
リ２がアクセスされるものにおいて、１つのバス３、４
からのメモリ２のアクセスを優先する固定優先モードと
各バス３、４からのメモリ２のアクセスを順次優先する
回転優先モードとのいずれか一方を指示し、１つのバス
（３、４）に対する固定優先モードが指示されている場
合に、そのバス（３、４）からのメモリ２のアクセス内
容に応じた処理を実行し、回転優先モードが指示されて
いる場合に、順次異なったバス（３、４）からのメモリ
２のアクセス内容に応じた処理を実行するものである。
Description
【０００１】
【産業上の利用分野】この発明は、２つの以上のバスか
らメモリがアクセスされるメモリ制御装置に関する。
らメモリがアクセスされるメモリ制御装置に関する。
【０００２】
【従来の技術】従来、２つの以上のバスからメモリがア
クセスされるメモリ制御装置においては、ラウンドロビ
ン方式にて処理していた。このため、１つのバスからの
メモリアクセスを優先することができなかった。
クセスされるメモリ制御装置においては、ラウンドロビ
ン方式にて処理していた。このため、１つのバスからの
メモリアクセスを優先することができなかった。
【０００３】
【発明が解決しようとする課題】この発明は、上記した
ように、２つの以上のバスからメモリがアクセスされる
メモリ制御装置において、ラウンドロビン方式にて処理
していたため、１つのバスからのメモリアクセスを優先
することができないという欠点を除去するもので、２つ
以上のバスからメモリをアクセスする場合のアクセスの
優先順位を自由に設定でき、汎用性を向上できるメモリ
制御装置を提供することを目的とする。
ように、２つの以上のバスからメモリがアクセスされる
メモリ制御装置において、ラウンドロビン方式にて処理
していたため、１つのバスからのメモリアクセスを優先
することができないという欠点を除去するもので、２つ
以上のバスからメモリをアクセスする場合のアクセスの
優先順位を自由に設定でき、汎用性を向上できるメモリ
制御装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明のメモリ制御装
置は、２つの以上のバスからメモリがアクセスされるも
のにおいて、１つのバスからのメモリのアクセスを優先
する固定優先モードと各バスからのメモリのアクセスを
順次優先する回転優先モードとのいずれか一方を指示す
る指示手段、およびこの指示手段の指示に応じて、１つ
のバスに対する固定優先モードが指示されている場合
に、そのバスからのメモリのアクセス内容に応じた処理
を実行し、上記指示手段の指示に応じて、回転優先モー
ドが指示されている場合に、順次異なったバスからのメ
モリのアクセス内容に応じた処理を実行する実行手段か
ら構成されている。
置は、２つの以上のバスからメモリがアクセスされるも
のにおいて、１つのバスからのメモリのアクセスを優先
する固定優先モードと各バスからのメモリのアクセスを
順次優先する回転優先モードとのいずれか一方を指示す
る指示手段、およびこの指示手段の指示に応じて、１つ
のバスに対する固定優先モードが指示されている場合
に、そのバスからのメモリのアクセス内容に応じた処理
を実行し、上記指示手段の指示に応じて、回転優先モー
ドが指示されている場合に、順次異なったバスからのメ
モリのアクセス内容に応じた処理を実行する実行手段か
ら構成されている。
【０００５】
【作用】この発明は、上記のような構成において、２つ
の以上のバスからメモリがアクセスされるものにおい
て、１つのバスからのメモリのアクセスを優先する固定
優先モードと各バスからのメモリのアクセスを順次優先
する回転優先モードとのいずれか一方を指示し、１つの
バスに対する固定優先モードが指示されている場合に、
そのバスからのメモリのアクセス内容に応じた処理を実
行し、回転優先モードが指示されている場合に、順次異
なったバスからのメモリのアクセス内容に応じた処理を
実行するようにしたものである。
の以上のバスからメモリがアクセスされるものにおい
て、１つのバスからのメモリのアクセスを優先する固定
優先モードと各バスからのメモリのアクセスを順次優先
する回転優先モードとのいずれか一方を指示し、１つの
バスに対する固定優先モードが指示されている場合に、
そのバスからのメモリのアクセス内容に応じた処理を実
行し、回転優先モードが指示されている場合に、順次異
なったバスからのメモリのアクセス内容に応じた処理を
実行するようにしたものである。
【０００６】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１はこの発明のメモリ制御装置を示
すものである。すなわち、メモリ制御回路１、データ記
憶用のメモリ２、およびバス３、４によって構成されて
いる。
照して説明する。図１はこの発明のメモリ制御装置を示
すものである。すなわち、メモリ制御回路１、データ記
憶用のメモリ２、およびバス３、４によって構成されて
いる。
【０００７】メモリ制御回路１は、バス３あるいはバス
４から供給されるアクセス要求としての外部の制御回路
（図示しない）等からのアドレス、データ、リード／ラ
イト等の制御信号をメモリ２へ出力するものである。
４から供給されるアクセス要求としての外部の制御回路
（図示しない）等からのアドレス、データ、リード／ラ
イト等の制御信号をメモリ２へ出力するものである。
【０００８】メモリ制御回路１は、バス３あるいはバス
４から供給されるアクセス要求の優先順位を固定優先モ
ードあるいは回転優先モードの設定内容に応じて決定す
るものである。
４から供給されるアクセス要求の優先順位を固定優先モ
ードあるいは回転優先モードの設定内容に応じて決定す
るものである。
【０００９】上記メモリ制御回路１は、図１に示すよう
に、選択回路（アービトレーション部）６、および指示
回路７を有している。これらの回路は、たとえば同一基
板８上に構成されている。
に、選択回路（アービトレーション部）６、および指示
回路７を有している。これらの回路は、たとえば同一基
板８上に構成されている。
【００１０】指示回路７は、上記基板８上でハイレベル
あるいはローレベルに選択的に固定できる構成となって
いたり、あるいはディップスイッチにより、２種類の第
１、第２の選択信号（ハイレベルあるいはローレベル）
を選択回路６へ出力するものである。それらの選択信号
により、選択条件としてのアービトレーションの条件を
変更できるようにしたものである。
あるいはローレベルに選択的に固定できる構成となって
いたり、あるいはディップスイッチにより、２種類の第
１、第２の選択信号（ハイレベルあるいはローレベル）
を選択回路６へ出力するものである。それらの選択信号
により、選択条件としてのアービトレーションの条件を
変更できるようにしたものである。
【００１１】たとえば、図２に示すように、第１の選択
信号がハイレベルで、第２の選択信号がローレベルの場
合（１，０）、バス３からのアクセス要求を優先的に受
付ける固定優先モードを指示し、第１の選択信号がロー
レベルで、第２の選択信号がハイレベルの場合（０，
１）、バス４からのアクセス要求を優先的に受付ける固
定優先モードを指示し、第１、第２の選択信号がともに
ハイレベルあるいはローレベルの場合（０，０、あるい
は１，１）、回転優先モード（ランウドロビン方式）を
指示する。指示回路７は、２つの外部セレクトピン（図
示しない）に供給される信号により指示を決定するもの
であっても良い。
信号がハイレベルで、第２の選択信号がローレベルの場
合（１，０）、バス３からのアクセス要求を優先的に受
付ける固定優先モードを指示し、第１の選択信号がロー
レベルで、第２の選択信号がハイレベルの場合（０，
１）、バス４からのアクセス要求を優先的に受付ける固
定優先モードを指示し、第１、第２の選択信号がともに
ハイレベルあるいはローレベルの場合（０，０、あるい
は１，１）、回転優先モード（ランウドロビン方式）を
指示する。指示回路７は、２つの外部セレクトピン（図
示しない）に供給される信号により指示を決定するもの
であっても良い。
【００１２】選択回路６は、指示回路７からの指示信号
と現在実行中のアクセス処理の状況とに応じて、バス３
あるいはバス４からのアクセス要求を選択的に受付け
て、メモリ２へ出力するものである。
と現在実行中のアクセス処理の状況とに応じて、バス３
あるいはバス４からのアクセス要求を選択的に受付け
て、メモリ２へ出力するものである。
【００１３】たとえば、現在、バス３あるいはバス４か
らのアクセス要求に応じて処理を実行している状態で、
バス３とバス４から次のアクセス要求が選択回路６に供
給された場合、バス３に対する固定優先モードが指示さ
れている際には、バス３からのアクセス要求を選択的に
受付け、バス４に対する固定優先モードが指示されてい
る際には、バス４からのアクセス要求を選択的に受付
け、回転優先モードが指示されている際には、現在実行
中ではないバス（３あるいは４）からのアクセス要求を
選択的に受付ける。そして、上記実行中の処理が終了し
た際に、次に受付けたアクセス要求をメモリ２に出力し
てアクセス処理を実行する。
らのアクセス要求に応じて処理を実行している状態で、
バス３とバス４から次のアクセス要求が選択回路６に供
給された場合、バス３に対する固定優先モードが指示さ
れている際には、バス３からのアクセス要求を選択的に
受付け、バス４に対する固定優先モードが指示されてい
る際には、バス４からのアクセス要求を選択的に受付
け、回転優先モードが指示されている際には、現在実行
中ではないバス（３あるいは４）からのアクセス要求を
選択的に受付ける。そして、上記実行中の処理が終了し
た際に、次に受付けたアクセス要求をメモリ２に出力し
てアクセス処理を実行する。
【００１４】上記したように、２つの以上のバスからメ
モリがアクセスされるものにおいて、１つのバスからの
メモリのアクセスを優先する固定優先モードと各バスか
らのメモリのアクセスを順次優先する回転優先モードと
のいずれか一方を指示し、１つのバスに対する固定優先
モードが指示されている場合に、そのバスからのメモリ
のアクセス内容に応じた処理を実行し、回転優先モード
が指示されている場合に、順次、現在実行中のバスとは
異なったバスからのメモリのアクセス内容に応じた処理
を実行するようにしたものである。これにより、２つ以
上のバスからメモリをアクセスする場合のアクセスの優
先順位を自由に設定でき、汎用性を向上できる。
モリがアクセスされるものにおいて、１つのバスからの
メモリのアクセスを優先する固定優先モードと各バスか
らのメモリのアクセスを順次優先する回転優先モードと
のいずれか一方を指示し、１つのバスに対する固定優先
モードが指示されている場合に、そのバスからのメモリ
のアクセス内容に応じた処理を実行し、回転優先モード
が指示されている場合に、順次、現在実行中のバスとは
異なったバスからのメモリのアクセス内容に応じた処理
を実行するようにしたものである。これにより、２つ以
上のバスからメモリをアクセスする場合のアクセスの優
先順位を自由に設定でき、汎用性を向上できる。
【００１５】
【発明の効果】以上詳述したようにこの発明によれば、
２つの以上のバスからメモリがアクセスされるものにお
いて、２つ以上のバスからメモリをアクセスする場合の
アクセスの優先順位を自由に設定でき、汎用性を向上で
きるメモリ制御装置を提供できる。
２つの以上のバスからメモリがアクセスされるものにお
いて、２つ以上のバスからメモリをアクセスする場合の
アクセスの優先順位を自由に設定でき、汎用性を向上で
きるメモリ制御装置を提供できる。
【図１】この発明の一実施例におけるメモリ制御装置の
全体の構成を示すブロック図。
全体の構成を示すブロック図。
【図２】図１の指示回路における指示条件の対応関係を
説明するための図。
説明するための図。
１…メモリ制御回路、２…メモリ、３、４…バス、６…
選択回路、７…指示回路。
選択回路、７…指示回路。
Claims (1)
- 【請求項１】 ２つの以上のバスからメモリがアクセス
されるメモリ制御装置において、 １つのバスからのメモリのアクセスを優先する固定優先
モードと各バスからのメモリのアクセスを順次優先する
回転優先モードとのいずれか一方を指示する指示手段
と、 この指示手段の指示に応じて、１つのバスに対する固定
優先モードが指示されている場合に、そのバスからのメ
モリのアクセス内容に応じた処理を実行し、上記指示手
段の指示に応じて、回転優先モードが指示されている場
合に、順次異なったバスからのメモリのアクセス内容に
応じた処理を実行する実行手段と、 を具備したことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25867392A JPH06110828A (ja) | 1992-09-28 | 1992-09-28 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25867392A JPH06110828A (ja) | 1992-09-28 | 1992-09-28 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110828A true JPH06110828A (ja) | 1994-04-22 |
Family
ID=17323516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25867392A Pending JPH06110828A (ja) | 1992-09-28 | 1992-09-28 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6226702B1 (en) | 1998-03-05 | 2001-05-01 | Nec Corporation | Bus control apparatus using plural allocation protocols and responsive to device bus request activity |
| JP4774152B2 (ja) * | 1999-01-08 | 2011-09-14 | インテル・コーポレーション | 統合されたメモリ・アーキテクチャにおけるアービトレーションのための方法および装置 |
-
1992
- 1992-09-28 JP JP25867392A patent/JPH06110828A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6226702B1 (en) | 1998-03-05 | 2001-05-01 | Nec Corporation | Bus control apparatus using plural allocation protocols and responsive to device bus request activity |
| JP4774152B2 (ja) * | 1999-01-08 | 2011-09-14 | インテル・コーポレーション | 統合されたメモリ・アーキテクチャにおけるアービトレーションのための方法および装置 |
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