JPH06101479B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH06101479B2 JPH06101479B2 JP25417687A JP25417687A JPH06101479B2 JP H06101479 B2 JPH06101479 B2 JP H06101479B2 JP 25417687 A JP25417687 A JP 25417687A JP 25417687 A JP25417687 A JP 25417687A JP H06101479 B2 JPH06101479 B2 JP H06101479B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010409 thin film Substances 0.000 title claims description 4
- 239000010408 film Substances 0.000 claims description 83
- 239000004065 semiconductor Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アクティブマトリクスディスプレイにスイッ
チング素子として使用される薄膜トランジスタ（以上、
TFTと称す）の製造方法に関する。
チング素子として使用される薄膜トランジスタ（以上、
TFTと称す）の製造方法に関する。
一般に、上記アクティブマトリクスディスプレイは、複
数の透明な画素電極とこれらのそれぞれにスイッチング
素子として接続されたTFTとをストリクス状に配列した
基板（以下、TFTパネルと称す）と、これに対向する共
通の透明電極の設けられた対向基板との間に、液晶等の
電気光学効果を有する物質を封入することによって構成
されている。
数の透明な画素電極とこれらのそれぞれにスイッチング
素子として接続されたTFTとをストリクス状に配列した
基板（以下、TFTパネルと称す）と、これに対向する共
通の透明電極の設けられた対向基板との間に、液晶等の
電気光学効果を有する物質を封入することによって構成
されている。
上記TFTパネルにおける任意の１個のTFTおよびその近傍
の平面構成を第４図にす。同図に示すように、TFT1は、
ゲート電極２上に半導体膜３を介してドレイン電極４お
よびソース電極５を互いに間隔をおいて設けた構成であ
る。このTFT1は、ゲート電極２が走査ライン（ゲートラ
イン）６に接続され、またドレイン電極４が上記走査ラ
インと直交するデータライン（ドレインライン）７に接
続されており、更にソース電極５が透明な画素電極８に
接続されている。
の平面構成を第４図にす。同図に示すように、TFT1は、
ゲート電極２上に半導体膜３を介してドレイン電極４お
よびソース電極５を互いに間隔をおいて設けた構成であ
る。このTFT1は、ゲート電極２が走査ライン（ゲートラ
イン）６に接続され、またドレイン電極４が上記走査ラ
インと直交するデータライン（ドレインライン）７に接
続されており、更にソース電極５が透明な画素電極８に
接続されている。
次に、第４図のＡ−Ａ断面に沿ったTFT1の従来の製造工
程について、第５図に基づき説明する。
程について、第５図に基づき説明する。
まず第５図（ａ）に示すように、ガラス等の透明な絶縁
性の基板11上に、クロム等からなるゲート電極２（およ
び第４図に示した走査ライン６）をパターン形成し、そ
の上をチッ化シリコン等のゲート絶縁膜12で覆う。更
に、ゲート絶縁膜12上であってゲート電極２の上方に、
ノンドープのアモルファスシリコン（ｉ−ａ−Si）等か
らなる半導体膜３と、ハイドープのアモルファスシリコ
ン（n+−ａ−Si）等からなるオーミックコンタクト用の
半導体膜13とを積層形成してパターニングする。
性の基板11上に、クロム等からなるゲート電極２（およ
び第４図に示した走査ライン６）をパターン形成し、そ
の上をチッ化シリコン等のゲート絶縁膜12で覆う。更
に、ゲート絶縁膜12上であってゲート電極２の上方に、
ノンドープのアモルファスシリコン（ｉ−ａ−Si）等か
らなる半導体膜３と、ハイドープのアモルファスシリコ
ン（n+−ａ−Si）等からなるオーミックコンタクト用の
半導体膜13とを積層形成してパターニングする。
続いて、第５図（ｂ）に示すように、全面を覆ってITO
〔Indium（In）−Tin（Sn）−Oxide〕等の透明導電膜14
とクロム等の金属膜15を積層形成する。その後、ドレイ
ンおよびソース電極（およびデータライン）並びに画素
電極の形成領域に相当する部分だけが残るように、上記
２層膜（透明導電膜14および金属膜15）および半導体膜
13をパターニングし、続いて画素電極となる透明導電膜
14上から金属膜15を除去する。このことにより、第５図
（ｃ）に示すようにドレイン電極４（および、第４図に
示したデータライン７）、ソース電極５および画素電極
８が形成され、第４図に示したTFT1の主要構成が得られ
る。
〔Indium（In）−Tin（Sn）−Oxide〕等の透明導電膜14
とクロム等の金属膜15を積層形成する。その後、ドレイ
ンおよびソース電極（およびデータライン）並びに画素
電極の形成領域に相当する部分だけが残るように、上記
２層膜（透明導電膜14および金属膜15）および半導体膜
13をパターニングし、続いて画素電極となる透明導電膜
14上から金属膜15を除去する。このことにより、第５図
（ｃ）に示すようにドレイン電極４（および、第４図に
示したデータライン７）、ソース電極５および画素電極
８が形成され、第４図に示したTFT1の主要構成が得られ
る。
上述したようにして製造されたTFTでは、第４図および
第５図（ｃ）に明らかなように、ドレイン電極４（デー
タライン７）およびソース電極５が、半導体膜３および
13の例えば1500Å程度の厚みからなる段差部分（図中の
２点鎖線内）を越えなければならない。そのため、この
段差部分において断線が発生しやすく、高い歩留りが得
られないという問題があった。
第５図（ｃ）に明らかなように、ドレイン電極４（デー
タライン７）およびソース電極５が、半導体膜３および
13の例えば1500Å程度の厚みからなる段差部分（図中の
２点鎖線内）を越えなければならない。そのため、この
段差部分において断線が発生しやすく、高い歩留りが得
られないという問題があった。
このような断線を防止するための手段としては、上記の
段差部分をテーパ状に加工すること等があげられるが、
これには高度な加工技術が必要とされ、製造工程が非常
に複雑になってしまう。
段差部分をテーパ状に加工すること等があげられるが、
これには高度な加工技術が必要とされ、製造工程が非常
に複雑になってしまう。
本発明は、上記従来の問題点に鑑み、ソースおよびドレ
イン電極の断線を極め容易になくすことのできる薄膜ト
ランジスタ（TFT）の製造方法を提供することを目的と
する。
イン電極の断線を極め容易になくすことのできる薄膜ト
ランジスタ（TFT）の製造方法を提供することを目的と
する。
本発明は、上記目的を達成するため、パターン形成され
た半導体膜上にそのままレジストを残存させ、このレジ
スト上を含む全面に透明導電膜（もしくはこれと他の金
属膜との多層膜）を形成した後、上記レジストと共にそ
の上の導電膜を除去することにより、半導体膜とその周
辺との段差をなくして、この上にソースおよびドレイン
電極を形成することを要点とする。
た半導体膜上にそのままレジストを残存させ、このレジ
スト上を含む全面に透明導電膜（もしくはこれと他の金
属膜との多層膜）を形成した後、上記レジストと共にそ
の上の導電膜を除去することにより、半導体膜とその周
辺との段差をなくして、この上にソースおよびドレイン
電極を形成することを要点とする。
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図はおよび第２図は本発明の一実施例の製造工程を
示す断面図および平面図であり、第２図（ａ）、
（ｂ）、（ｃ）、（ｄ）のＢ−Ｂ断面図がそれぞれ第１
図（ａ）、（ｃ）、（ｅ）、（ｆ）に相当する。
示す断面図および平面図であり、第２図（ａ）、
（ｂ）、（ｃ）、（ｄ）のＢ−Ｂ断面図がそれぞれ第１
図（ａ）、（ｃ）、（ｅ）、（ｆ）に相当する。
本実施例では、まず第１図（ａ）および第２図（ａ）に
示すように、ガラス等の透明な絶縁性の基板11上に、例
えばクロム、タングステン、銅等からなるゲート電極２
および走査ライン（ゲートライン）６をパターン形成
し、その上の全面に、酸化シリコンやチッ化シリコン等
からなるゲート絶縁膜12、ノンドープのアモルファスシ
リコン（ｉ−ａ−Si）等からなる半導体膜３、およびハ
イドープのアモルファスシリコン（n+−ａ−Si）等から
なるオーミックコンタクト用の半導体膜13を順次堆積さ
せる。続いて、その上のトランジスタ形成領域（すなわ
ちゲート電極２の上方およびその近傍）にフォトレジス
ト21をパターン形成し、このフォトレジスト21をマスク
として半導体膜３および13をゲート絶縁膜12までエッチ
ングする。ここまでの工程は、第５図（ａ）に示した従
来の工程と同じである。
示すように、ガラス等の透明な絶縁性の基板11上に、例
えばクロム、タングステン、銅等からなるゲート電極２
および走査ライン（ゲートライン）６をパターン形成
し、その上の全面に、酸化シリコンやチッ化シリコン等
からなるゲート絶縁膜12、ノンドープのアモルファスシ
リコン（ｉ−ａ−Si）等からなる半導体膜３、およびハ
イドープのアモルファスシリコン（n+−ａ−Si）等から
なるオーミックコンタクト用の半導体膜13を順次堆積さ
せる。続いて、その上のトランジスタ形成領域（すなわ
ちゲート電極２の上方およびその近傍）にフォトレジス
ト21をパターン形成し、このフォトレジスト21をマスク
として半導体膜３および13をゲート絶縁膜12までエッチ
ングする。ここまでの工程は、第５図（ａ）に示した従
来の工程と同じである。
次に本実施例では、上記フォトレジスト21を除去せずに
そのまま半導体膜13上に残存させ、このフォトレジスト
21上を含む全面に、画素電極となるITOやクロム−シリ
コン等の透明導電膜14とクロムや銅等の金属膜22を順次
堆積させる。この際、透明導電膜14と金属膜22とを加え
た厚さが、２つの半導体膜３および13を加えた厚さ（例
えば1500Å）と同程度になるように堆積させる。
そのまま半導体膜13上に残存させ、このフォトレジスト
21上を含む全面に、画素電極となるITOやクロム−シリ
コン等の透明導電膜14とクロムや銅等の金属膜22を順次
堆積させる。この際、透明導電膜14と金属膜22とを加え
た厚さが、２つの半導体膜３および13を加えた厚さ（例
えば1500Å）と同程度になるように堆積させる。
その後、第１図（ｃ）および第２図（ｂ）に示すよう
に、フォトレジスト21を溶剤で溶かして除去する。これ
により、フォトレジスト21上の透明導電膜14および金属
膜22も除去され、その下の半導体膜13が露出される。す
なわち、透明導電膜14および金属膜22が、フォトレジス
ト21を用いたリフトオフ法によりパターニングされたこ
とになる。その結果、半導体膜３および13とその周辺面
との間に段差がなくなり、平坦化される。
に、フォトレジスト21を溶剤で溶かして除去する。これ
により、フォトレジスト21上の透明導電膜14および金属
膜22も除去され、その下の半導体膜13が露出される。す
なわち、透明導電膜14および金属膜22が、フォトレジス
ト21を用いたリフトオフ法によりパターニングされたこ
とになる。その結果、半導体膜３および13とその周辺面
との間に段差がなくなり、平坦化される。
そこで次に、上記のようにして平坦面となった半導体膜
13および金属膜22上の全面に、第１図（ｄ）に示すよう
にドレインおよびソース電極となるクロムや銅等の金属
膜15を堆積させる。その後、第１図（ｅ）および第２図
（ｃ）に示すように、ドレインおよびソース電極（およ
びデータライン）並びに画素電極の形成領域に相当する
部分だけが残るように、金属膜15、22、透明導電膜14お
よび半導体膜13を同時にパターニングする。続いて、第
１図（ｆ）および第２図（ｄ）に示すように透明導電膜
14の画素電極領域上の部分だけが除去されるように、金
属膜15および22を同時にパターニングする。これによ
り、ドレイン電極４（およびデータライン７）、ソース
電極５および画素電極８が形成され、TFTの主要構成が
得られる。本実施例では、ソース電極５の金属膜15が金
属膜22を介し画素電極８に接続される。
13および金属膜22上の全面に、第１図（ｄ）に示すよう
にドレインおよびソース電極となるクロムや銅等の金属
膜15を堆積させる。その後、第１図（ｅ）および第２図
（ｃ）に示すように、ドレインおよびソース電極（およ
びデータライン）並びに画素電極の形成領域に相当する
部分だけが残るように、金属膜15、22、透明導電膜14お
よび半導体膜13を同時にパターニングする。続いて、第
１図（ｆ）および第２図（ｄ）に示すように透明導電膜
14の画素電極領域上の部分だけが除去されるように、金
属膜15および22を同時にパターニングする。これによ
り、ドレイン電極４（およびデータライン７）、ソース
電極５および画素電極８が形成され、TFTの主要構成が
得られる。本実施例では、ソース電極５の金属膜15が金
属膜22を介し画素電極８に接続される。
本実施例によれば、第１図（ｂ）および（ｃ）の簡単な
リフトオフ工程によって半導体膜３および13の段差をな
くして平坦化し、その上にドレインおよびソース電極
４、５をパターン形成している。すなわち、第２図
（ｄ）の２点鎖線内は従来ならば段差が生じていた部分
であるが（第４図参照）、この部分が本実施例では平坦
化されているため、ドレインおよびソース電極４、５
（およびデータライン７）が従来のように段差部分を越
えるという必要が全くなくなる。従って、ドレインおよ
びソース電極４、５（およびデータライン７）の断線を
なくすことができ、しかもそのために特に複雑な工程を
導入するといった必要もなく、単に、予めパターン形成
されているフォトレジスト21を用いたリフトオフ工程を
加えるだけでよい。
リフトオフ工程によって半導体膜３および13の段差をな
くして平坦化し、その上にドレインおよびソース電極
４、５をパターン形成している。すなわち、第２図
（ｄ）の２点鎖線内は従来ならば段差が生じていた部分
であるが（第４図参照）、この部分が本実施例では平坦
化されているため、ドレインおよびソース電極４、５
（およびデータライン７）が従来のように段差部分を越
えるという必要が全くなくなる。従って、ドレインおよ
びソース電極４、５（およびデータライン７）の断線を
なくすことができ、しかもそのために特に複雑な工程を
導入するといった必要もなく、単に、予めパターン形成
されているフォトレジスト21を用いたリフトオフ工程を
加えるだけでよい。
また、第５図に示した従来の製造方法によって得られた
ドレインおよびソース電極４、５では、半導体膜（n+−
ａ−Si）13と金属膜15との間に透明導電膜（ITO）14が
介在しているため、トランジスタのオン電流が低下し、
また十分なオーミックコンタクトが得られず、よってTF
Tの電気的特性が低下するという問題もあった。本実施
例によって得られたドレインおよびソース電極４、５で
は、半導体膜（n+−ａ−Si）13と金属膜15とが直接接触
しているため、上述したオン電流およびオーミックコン
タクトが改善され、優れた電気的特性を持つTFTが得ら
れる。
ドレインおよびソース電極４、５では、半導体膜（n+−
ａ−Si）13と金属膜15との間に透明導電膜（ITO）14が
介在しているため、トランジスタのオン電流が低下し、
また十分なオーミックコンタクトが得られず、よってTF
Tの電気的特性が低下するという問題もあった。本実施
例によって得られたドレインおよびソース電極４、５で
は、半導体膜（n+−ａ−Si）13と金属膜15とが直接接触
しているため、上述したオン電流およびオーミックコン
タクトが改善され、優れた電気的特性を持つTFTが得ら
れる。
なお、上記実施例では、第１図（ｂ）に示した透明導電
膜14および金属膜22の全面堆積後、直ちにフォトレジス
ト21を除去する（第１図（ｃ）および第２図（ｂ））よ
うにしたが、この代りに以下のようにしてもよい。すな
わち、上記透明導電膜14および金属膜22の全面堆積後、
第３図に示すように、ドレインおよびソース電極（並び
にデータライン）の形成領域のみが残るように上記金属
膜22をパターニングし、その後にフォトレジスト21を除
去する。このようにすれば、フォトレジスト21の除去時
に、溶剤がフォトレジスト21の周囲に入り込みやすくな
るので、フォトレジスト21をより容易に剥離することが
できる。
膜14および金属膜22の全面堆積後、直ちにフォトレジス
ト21を除去する（第１図（ｃ）および第２図（ｂ））よ
うにしたが、この代りに以下のようにしてもよい。すな
わち、上記透明導電膜14および金属膜22の全面堆積後、
第３図に示すように、ドレインおよびソース電極（並び
にデータライン）の形成領域のみが残るように上記金属
膜22をパターニングし、その後にフォトレジスト21を除
去する。このようにすれば、フォトレジスト21の除去時
に、溶剤がフォトレジスト21の周囲に入り込みやすくな
るので、フォトレジスト21をより容易に剥離することが
できる。
また、上記の各実施例では、第１図（ｂ）に示したよう
に透明導電膜14上に更に金属膜22を堆積させたが、この
代りに、透明導電膜14だけを半導体膜３および13と同程
度の厚みに堆積させるようにしてもよい。このようにし
ても、上述しような段差をなくし、ドレインおよびソー
ス電極の断線を容易に防止することができる。しかも、
金属膜22の堆積工程を省略できる分だけ、製造工程を一
層簡単にすることができる。また逆に、透明導電膜14上
に２層以上の導電膜を堆積させて、半導体膜３および13
との段差をなくすようにしてもよい。
に透明導電膜14上に更に金属膜22を堆積させたが、この
代りに、透明導電膜14だけを半導体膜３および13と同程
度の厚みに堆積させるようにしてもよい。このようにし
ても、上述しような段差をなくし、ドレインおよびソー
ス電極の断線を容易に防止することができる。しかも、
金属膜22の堆積工程を省略できる分だけ、製造工程を一
層簡単にすることができる。また逆に、透明導電膜14上
に２層以上の導電膜を堆積させて、半導体膜３および13
との段差をなくすようにしてもよい。
以上説明したように、本発明によれば、上面にソースお
よびドレイン電極の形成される半導体膜とその周辺面と
の段差を極めて簡単なプロセスでなくすことができるの
で、ソースおよびドレイン電極の断線を確実に防止で
き、よって配線歩留りを著しく高めることができる。
よびドレイン電極の形成される半導体膜とその周辺面と
の段差を極めて簡単なプロセスでなくすことができるの
で、ソースおよびドレイン電極の断線を確実に防止で
き、よって配線歩留りを著しく高めることができる。
第１図（ａ）〜（ｆ）および第２図（ａ）〜（ｄ）は本
発明の一実施例の製造工程を示す面図および平面図、 第３図は本発明の他の実施例の製造工程の一部を示す平
面図、 第４図は一般的なTFTパネルにおける任意の１個のTFTお
よびその近傍の構成を示す平面図、 第５図（ａ）〜（ｃ）は第４図のＡ−Ａ断面に沿った従
来のTFTの製造工程を示す断面図である。 ２……ゲート電極、 ３……半導体膜、 ４……ドレイン電極、 ５……ソース電極、 ８……画素電極、 11……基板、 12……ゲート絶縁膜、 13……半導体膜、 14……透明導電膜、 15……金属膜、 21……フォトレジスト、 22……金属膜。
発明の一実施例の製造工程を示す面図および平面図、 第３図は本発明の他の実施例の製造工程の一部を示す平
面図、 第４図は一般的なTFTパネルにおける任意の１個のTFTお
よびその近傍の構成を示す平面図、 第５図（ａ）〜（ｃ）は第４図のＡ−Ａ断面に沿った従
来のTFTの製造工程を示す断面図である。 ２……ゲート電極、 ３……半導体膜、 ４……ドレイン電極、 ５……ソース電極、 ８……画素電極、 11……基板、 12……ゲート絶縁膜、 13……半導体膜、 14……透明導電膜、 15……金属膜、 21……フォトレジスト、 22……金属膜。
Claims (1)
- 【請求項１】ゲート電極およびゲート絶縁膜の順次形成
された基板上に半導体膜をパターン成形する工程と、 該半導体膜のパターン形成時に該半導体膜上に形成され
たレジストをそのまま残存させ、該レジスト上を含む全
面に、少なくとも画素電極となる透明導電膜を含み、前
記半導体膜と同程度の厚さを持つ一層以上の導電膜を生
成する工程と、 前記レジストを該レジスト上の導電膜と共に除去する工
程と、 該レジストの除去によって得られた前記半導体膜表面を
含む平坦面上にソース電極およびドレイン電極をパター
ン形成する工程とを備えることを特徴とする薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25417687A JPH06101479B2 (ja) | 1987-10-08 | 1987-10-08 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25417687A JPH06101479B2 (ja) | 1987-10-08 | 1987-10-08 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0195559A JPH0195559A (ja) | 1989-04-13 |
| JPH06101479B2 true JPH06101479B2 (ja) | 1994-12-12 |
Family
ID=17261285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25417687A Expired - Lifetime JPH06101479B2 (ja) | 1987-10-08 | 1987-10-08 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101479B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101107265B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법 |
-
1987
- 1987-10-08 JP JP25417687A patent/JPH06101479B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0195559A (ja) | 1989-04-13 |
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