JPH06104435A - Manufacture of film transistor substrate - Google Patents
Manufacture of film transistor substrateInfo
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- JPH06104435A JPH06104435A JP24990892A JP24990892A JPH06104435A JP H06104435 A JPH06104435 A JP H06104435A JP 24990892 A JP24990892 A JP 24990892A JP 24990892 A JP24990892 A JP 24990892A JP H06104435 A JPH06104435 A JP H06104435A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタ基板
の製造方法にかかり、特に薄膜トランジスタ(以下、T
FTという)を使用したアクティブマトリクス方式の液
晶表示装置用基板、その他のTFT基板の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor substrate, and particularly to a thin film transistor (hereinafter, referred to as T
The present invention relates to a method for manufacturing an active matrix liquid crystal display device substrate using FT) and other TFT substrates.
【0002】[0002]
【従来の技術】アクティブマトリクス方式の液晶表示装
置は、その基板であるガラス板に画素駆動用のTFTを
形成して各画素ごとのスイッチング動作を行わせる形式
の表示装置であり、単純マトリクス方式の液晶表示装置
に比較して高コントラストの画像再現ができるという特
徴を有している。2. Description of the Related Art An active matrix type liquid crystal display device is a type of display device in which a TFT for driving a pixel is formed on a glass plate which is a substrate thereof and a switching operation is performed for each pixel. Compared with liquid crystal display devices, it has the feature that it can reproduce images with high contrast.
【0003】この画素駆動用TFTはガラス基板上にソ
ース、ドレイン、ゲートその他の電極を純Al、Al−
Pd,Al−Siを用いて成膜した薄膜をAlエッチン
グ液(りん酸:硝酸:酢酸:水=16:1:2:1)を
用いてエッチングすることにより形成し、その上にAl
の陽極酸化膜を設けている。なお、この種のTFT液晶
表示装置を開示したものとしては、例えば「冗長構成を
採用した12.5型アクティブマトリクス方式カラー液
晶ディスプレイ」(日経エレクトロニクス,頁193〜
210,1986年12月15日,日経マグロウヒル社
発行)、あるいは特開平2−85826号公報に開示が
ある。This pixel driving TFT has a glass substrate on which a source, a drain, a gate and other electrodes are formed of pure Al or Al-.
A thin film formed of Pd, Al-Si is formed by etching with an Al etching solution (phosphoric acid: nitric acid: acetic acid: water = 16: 1: 2: 1), and Al is formed on the thin film.
Is provided with an anodic oxide film. A TFT liquid crystal display device of this type is disclosed, for example, in "12.5 type active matrix color liquid crystal display employing a redundant configuration" (Nikkei Electronics, page 193-).
No. 210, December 15, 1986, published by Nikkei McGraw-Hill Co., Ltd.) or JP-A-2-85826.
【0004】[0004]
【発明が解決しようとする課題】薄膜トランジスタのゲ
ート線材料として純Alを使用した場合に所謂ヒロック
発生の問題が有り、その対策としてTaを含ませたAl
合金を使用することが考えられている。本発明者等の検
討によれば、Al・Ta合金のエッチング液として、通
常のりん酸,硝酸,酢酸,水の混合液(例えば、16:
1:2:1)を使用すると、Taの残渣が生じることが
判った。When pure Al is used as a gate line material of a thin film transistor, there is a problem of so-called hillock generation. As a countermeasure against this, Al containing Ta is used.
It is considered to use alloys. According to the study by the present inventors, as an etching solution for an Al.Ta alloy, an ordinary mixed solution of phosphoric acid, nitric acid, acetic acid, and water (for example, 16:
It has been found that the use of 1: 2: 1) results in a Ta residue.
【0005】このTa残渣が存在すると配線パターンを
確実に形成することが困難となり、製造歩留りが低下し
素子の信頼性が劣化してしまう。これを解決するために
は製造工程が複雑になり、コスト高となるという問題が
あった。本発明の目的は、上記従来技術の問題点を解消
し、走査信号線、ゲート電極の材料としてAl・Ta合
金膜を用いたTFT基板において、上記合金薄膜をエッ
チングした電極パターンにTa残渣が発生するのを防止
することにより、製造歩留りの良好な、かつ信頼性の高
いTFT基板を得ることができるTFT基板の製造方法
を提供することにある。The presence of this Ta residue makes it difficult to form a wiring pattern with certainty, which lowers the manufacturing yield and deteriorates the reliability of the element. In order to solve this, there is a problem that the manufacturing process becomes complicated and the cost becomes high. An object of the present invention is to solve the above-mentioned problems of the prior art, and in a TFT substrate using an Al.Ta alloy film as a material of a scanning signal line and a gate electrode, Ta residue is generated in an electrode pattern obtained by etching the alloy thin film. It is an object of the present invention to provide a method for manufacturing a TFT substrate, which is capable of obtaining a highly reliable and highly reliable TFT substrate with a high production yield.
【0006】[0006]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ガラス基板上に成膜したAl・Ta合金
膜をAlエッチング液でパターニングして配線を形成す
る薄膜トランジスタ基板の製造方法において、前記合金
膜を混酸からなるAlエッチング液にF- イオンを添加
することにより、Ta残渣の発生をもたらすことなく前
記配線を形成することを特徴とする。In order to achieve the above object, the present invention provides a method of manufacturing a thin film transistor substrate in which an Al.Ta alloy film formed on a glass substrate is patterned with an Al etching solution to form wiring. In addition, the wiring is formed without causing generation of Ta residue by adding F − ions to the Al etching solution containing mixed acid for the alloy film.
【0007】[0007]
【作用】混酸からなるAlエッチング液(リン酸:硝
酸:酢酸:水=16:1:2:1)に(NH4 F)を添
加してF- イオンを含有するエッチング液とし、このエ
ッチング液でAl・Ta合金膜をエッチング処理するこ
とでTa残渣の発生を阻止し、確実な配線パターンを形
成できる。(Function) (NH 4 F) is added to an Al etching solution (phosphoric acid: nitric acid: acetic acid: water = 16: 1: 2: 1) consisting of a mixed acid to obtain an etching solution containing F − ions. By etching the Al.Ta alloy film with, the generation of Ta residue can be prevented and a reliable wiring pattern can be formed.
【0008】[0008]
【実施例】以下、本発明の実施例につき、図面を参照し
て詳細に説明する。図1は本発明によるTFT基板の製
造方法を適用するアクティブマトリクス方式カラー液晶
表示装置の1画素とその周辺部分を示す平面図、図2は
図1の線1−1に沿って切断した断面図、図3は図1の
線2−2に沿って切断した断面図である。Embodiments of the present invention will now be described in detail with reference to the drawings. 1 is a plan view showing one pixel and its peripheral portion of an active matrix type color liquid crystal display device to which a method for manufacturing a TFT substrate according to the present invention is applied, and FIG. 2 is a sectional view taken along line 1-1 in FIG. 3 is a sectional view taken along line 2-2 of FIG.
【0009】図1に示したように、各画素は隣接する2
本の走査信号線(ゲート信号線または水平信号線)GL
と、隣接する2本の映像信号線(ドレイン信号線または
垂直信号線)DLとの交差領域内(4本の信号線で囲ま
れた領域)に配置される。各画素は薄膜トランジスタT
FT、透明画素電極ITO1および保持容量素子Cad
dを含んで構成される。As shown in FIG. 1, each pixel has two adjacent pixels.
Scanning signal lines (gate signal lines or horizontal signal lines) GL
And an adjacent two video signal lines (drain signal line or vertical signal line) DL intersect with each other (a region surrounded by four signal lines). Each pixel is a thin film transistor T
FT, transparent pixel electrode ITO1 and storage capacitor element Cad
It is configured to include d.
【0010】走査信号線GLは列方向に延在し、行方向
に複数本配置されている。映像信号線DLは行方向に延
在し、列方向に複数本配置される。図2に示したよう
に、液晶LCを基準として下部透明ガラス基板SUB1
側には薄膜トランジスタTFTおよび透明画素電極IT
O1が形成され、上部透明ガラス基板SUB2側にはカ
ラーフィルタFIL,遮光用ブラックマトリクスパター
ンBMが形成されている。The scanning signal lines GL extend in the column direction and a plurality of scanning signal lines GL are arranged in the row direction. The video signal lines DL extend in the row direction and a plurality of video signal lines DL are arranged in the column direction. As shown in FIG. 2, the lower transparent glass substrate SUB1 based on the liquid crystal LC is used.
On the side, a thin film transistor TFT and a transparent pixel electrode IT
O1 is formed, and a color filter FIL and a light-shielding black matrix pattern BM are formed on the upper transparent glass substrate SUB2 side.
【0011】下部透明ガラス基板SUB1は、例えば
1.1mm程度の厚さをもち、透明ガラス基板SUB
1,SUB2の両面にはディップ処理等によって形成さ
れた酸化シリコン膜SIOが設けられている。このた
め、透明ガラス基板SUB1,SUB2の表面に傷があ
ったとしてもこれをシリコン膜SIOで覆うことができ
るので、その上にデポジットされる走査信号線GL,遮
光膜BM等の膜質を均一に保つことができる。The lower transparent glass substrate SUB1 has a thickness of, for example, about 1.1 mm, and has a transparent glass substrate SUB.
Silicon oxide films SIO formed by dip processing or the like are provided on both surfaces of 1 and SUB2. Therefore, even if there are scratches on the surfaces of the transparent glass substrates SUB1 and SUB2, the scratches can be covered with the silicon film SIO, and the film quality of the scanning signal lines GL, the light-shielding film BM, and the like deposited on them can be made uniform. Can be kept.
【0012】図示していないが、液晶封入口を除く透明
ガラス基板SUB1,SUB2の縁周囲全体に沿って液
晶LCを封止するようにシール材が形成されている。こ
のシール材は、例えばエポキシ樹脂からなる。上部透明
ガラス基板SUB2側の共通透明画素電極ITO2は、
少なくとも1箇所において銀ペースト材で下部透明ガラ
ス基板SUB1側に形成された外部引出配線に接続され
ている。この外部引出配線は、ゲート端子,ドレイン端
子と同一の製造工程で形成される。Although not shown, a sealing material is formed so as to seal the liquid crystal LC along the entire periphery of the transparent glass substrates SUB1 and SUB2 excluding the liquid crystal inlet. This sealing material is made of, for example, an epoxy resin. The common transparent pixel electrode ITO2 on the upper transparent glass substrate SUB2 side is
At least one place is connected to an external lead wiring formed on the lower transparent glass substrate SUB1 side with a silver paste material. This external lead wire is formed in the same manufacturing process as the gate terminal and the drain terminal.
【0013】また、配向膜ORI1,ORI2,透明画
素電極ITO1,共通透明画素電極ITO2のそれぞれ
の層は、シール材の内側に形成され、偏光板POL1,
POL2はそれぞれ下部透明ガラス基板SUB1,上部
透明ガラス基板SUB2の外側の表面に形成される。液
晶LCは液晶分子の向きを設定する下部配向膜ORI1
と上部配向膜ORI2との間に封入され、シール材によ
ってシールされる。The respective layers of the alignment films ORI1, ORI2, the transparent pixel electrode ITO1, and the common transparent pixel electrode ITO2 are formed inside the sealing material, and the polarizing plates POL1,
The POL2 is formed on the outer surface of the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2, respectively. The liquid crystal LC is a lower alignment film ORI1 that sets the orientation of liquid crystal molecules.
And the upper alignment film ORI2, and sealed with a sealing material.
【0014】下部配向膜ORI1は下部透明ガラス基板
SUB1側の保護膜PSV1の上部に形成される。上部
透明ガラス基板SUB2の内側(液晶LC側)には、遮
光膜BM,カラーフィルタFIL,保護膜PSV2,共
通透明画素電極ITO2(COM)および上部配向膜O
RI2が順次積層して設けられる。The lower orientation film ORI1 is formed on the protective film PSV1 on the lower transparent glass substrate SUB1 side. Inside the upper transparent glass substrate SUB2 (on the liquid crystal LC side), the light shielding film BM, the color filter FIL, the protective film PSV2, the common transparent pixel electrode ITO2 (COM), and the upper alignment film O are provided.
RI2 is sequentially laminated and provided.
【0015】この液晶表示装置は、下部透明ガラス基板
SUB1,上部透明ガラス基板SUB2側で別個に種々
の層を積み重ね、その後下部透明ガラス基板SUB1と
上部透明ガラス基板SUB2とを重ね合わせ、下部透明
ガラス基板SUB1と上部透明ガラス基板SUB2との
間に液晶LCを封入することによって組み立てられる。In this liquid crystal display device, various layers are separately stacked on the side of the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2, and then the lower transparent glass substrate SUB1 and the upper transparent glass substrate SUB2 are overlapped with each other to form the lower transparent glass substrate. It is assembled by enclosing the liquid crystal LC between the substrate SUB1 and the upper transparent glass substrate SUB2.
【0016】薄膜トランジスタTFTは、ゲート電極G
Tに正のバイアスを印加するとソース−ドレイン間のチ
ャネル抵抗が大きくなるよう動作する。各画素の薄膜ト
ランジスタTFTは、画素内において2つ(複数)に分
割された分割薄膜トランジスタTFT1,TFT2とで
構成される。分割薄膜トランジスタTFT1,TFT2
のそれぞれはゲート電極GT,ゲート絶縁膜GI,i型
(真性)非晶質Siからなるi型半導体層AS,一対の
ソース電極SDI,ドレイン電子銃居SD2を有してい
る。The thin film transistor TFT has a gate electrode G
When a positive bias is applied to T, it operates so as to increase the channel resistance between the source and drain. The thin film transistor TFT of each pixel is composed of two (plural) divided thin film transistors TFT1 and TFT2 in the pixel. Split thin film transistors TFT1, TFT2
Each has a gate electrode GT, a gate insulating film GI, an i-type semiconductor layer AS made of i-type (intrinsic) amorphous Si, a pair of source electrodes SDI, and a drain electron gun SD2.
【0017】なお、ソース,ドレインは本来、その間の
バイアス極性によって決まるもので、この液晶表示装置
の回路ではその極性は動作中に反転するので、ソースと
ドレインとは動作中に入れ替わる。しかし、ここでは便
宜上一方をソース、他方をドレインとして説明する。図
4はゲート電極を説明するためにの図1における第2導
電膜g2およびi型半導体層ASのみを示す模式図であ
る。The source and drain are originally determined by the bias polarity between them, and in the circuit of this liquid crystal display device, the polarity is reversed during operation, so the source and drain are switched during operation. However, here, for convenience, one of the sources will be described and the other will be described as the drain. FIG. 4 is a schematic view showing only the second conductive film g2 and the i-type semiconductor layer AS in FIG. 1 for explaining the gate electrode.
【0018】ゲート電極GTは、走査信号線GLから垂
直方向(図の上方向)に突出する形状でT字状に分岐し
て構成される。このゲート電極GTは、分割薄膜トラン
ジスタTFT1,TFT2のそれぞれの能動領域を越え
るように突出しており、分割薄膜トランジスタTFT
1,TFT2のそれぞれのゲート電極GTは一体となっ
て共通ゲート電極を構成し、走査信号線GLに連続して
形成される。なお、ここではゲート電極GTは単層の第
2導電膜g2で形成されている。The gate electrode GT is formed in a T-shaped branch so as to project in the vertical direction (upward direction in the drawing) from the scanning signal line GL. The gate electrode GT projects so as to extend beyond the respective active regions of the divided thin film transistors TFT1 and TFT2, and
The gate electrodes GT of the TFT1 and the TFT2 are integrated to form a common gate electrode and are formed continuously with the scanning signal line GL. Here, the gate electrode GT is formed of the single-layer second conductive film g2.
【0019】この第2導電膜g2は、スパッタで100
0〜5500オングストローム程度の厚さに形成された
Al−Ta膜である。また、ゲート電極GT上には、1
800オングストローム程度の厚さに形成されたAlの
陽極酸化膜AOFが設けられている。この第2導電膜g
2としてAl−Ta膜を用い、そのパターニングを混酸
にフッソイオン(F- )を添加したAlエッチング液で
エッチング処理することで、Taの残渣が生じることな
く、また所謂ヒルロックが発生することがない高品質の
導電膜が形成される。This second conductive film g2 is formed by sputtering 100.
It is an Al-Ta film formed to a thickness of about 0 to 5500 angstroms. In addition, 1 is provided on the gate electrode GT.
An Al anodic oxide film AOF having a thickness of about 800 Å is provided. This second conductive film g
An Al-Ta film is used as 2, and the patterning is performed by an etching treatment with an Al etching solution in which fluorine ion (F − ) is added to mixed acid, so that Ta residue does not occur and so-called hillock does not occur. A quality conductive film is formed.
【0020】次に、上記第2導電膜を含むAl−Ta膜
を用いた電極の製造方法を図5〜図7を参照して説明す
る。図5,図6,図7は本発明による薄膜トランジスタ
基板の製造方法の1実施例を説明する工程図であって、
下部透明ガラス基板SUB1側の画素部分とゲート端子
部分の断面図である。なお、各図において、中央の文字
は工程名の略称、左側は図2の画素部分、右側はゲート
端子付近の断面でみた加工の流れを示す。そして、図6
の(D)を除いて工程(A)〜(I)は各写真処理に対
応して区分けしたものであり、各工程の何れの断面図も
写真処理後の加工が終わり、フォトレジストを除去した
段階を示す。Next, a method of manufacturing an electrode using the Al-Ta film including the second conductive film will be described with reference to FIGS. 5, FIG. 6, and FIG. 7 are process diagrams illustrating one embodiment of a method of manufacturing a thin film transistor substrate according to the present invention.
FIG. 6 is a cross-sectional view of a pixel portion and a gate terminal portion on the lower transparent glass substrate SUB1 side. In each drawing, the central character is the abbreviation of the process name, the left side is the pixel portion in FIG. 2, and the right side is the processing flow as seen in the cross section near the gate terminal. And FIG.
The steps (A) to (I) except for the step (D) are classified according to each photographic process, and the processing after the photographic process is finished in any sectional view of each process, and the photoresist is removed. The stages are shown.
【0021】まず、図5の(A)において、7059ガ
ラス(商品名)からなる下部透明ガラス基板SUB1の
両面に酸化シリコン膜SIOをディップ処理により形成
した後、500°C,60分間のベークを行う。そし
て、上記下部透明ガラス基板SUB1の上に膜厚が10
00オングストロームのCr膜からなる第1導電膜g1
をスパッタリングにより設け、写真処理後エッチング液
として硝酸第2セリウムアンモニウム溶液を用いて上記
第1導電膜g1を選択的にエッチングする。First, in FIG. 5A, a silicon oxide film SIO is formed on both surfaces of a lower transparent glass substrate SUB1 made of 7059 glass (trade name) by a dip process, and then baked at 500 ° C. for 60 minutes. To do. A film thickness of 10 is formed on the lower transparent glass substrate SUB1.
First conductive film g1 made of a Cr film of 00 angstrom
Is provided by sputtering, and the first conductive film g1 is selectively etched using a cerium ammonium nitrate solution as an etching solution after the photographic processing.
【0022】これによって、ゲート端子GTM,ドレイ
ン端子DTM,ゲート端子GTMを接続する陽極酸化バ
スライン(図示せず),ドレイン端子DTMを短絡する
バスライン(図示せず),陽極酸化バスラインに接続さ
れた陽極酸化パッド(図示せず)を形成する。次に、同
図(B)に示したように、膜厚が3000オングストロ
ームのAl−Taからなる第2導電膜g2をスパッタリ
ングにより設ける。このAl−TaはAl−8.5重量
%Ta(AlTa0.85)のものを使用する。Thus, the gate terminal GTM, the drain terminal DTM, the anodizing bus line (not shown) connecting the gate terminal GTM, the bus line (not shown) shorting the drain terminal DTM, and the anodizing bus line are connected. Anodized pad (not shown) is formed. Next, as shown in FIG. 7B, a second conductive film g2 made of Al-Ta having a film thickness of 3000 angstrom is provided by sputtering. The Al-Ta used is Al-8.5 wt% Ta (AlTa 0.85 ).
【0023】上記第2導電膜g2を写真処理後、(リン
酸:硝酸:酢酸:水=16:1:2:1)の混酸からな
るAlエッチング液にNH4 F(40%)を0.05〜
0.3%添加してF- イオンを含有するエッチング液と
し、選択エッチングを施す。このAlエッチング液を用
いることにより、エッチング処理後の電極パターンにT
a残渣が生じることはない。After the second conductive film g2 was photographically processed, NH 4 F (40%) was added to an Al etching solution composed of a mixed acid of (phosphoric acid: nitric acid: acetic acid: water = 16: 1: 2: 1) in an amount of 0. 05-
Selective etching is performed by adding 0.3% to form an etching solution containing F − ions. By using this Al etching solution, T can be applied to the electrode pattern after the etching process.
a Residue does not occur.
【0024】そして、同図(C)に示したように、陽極
酸化マスクAOを被覆して写真処理した後、3%酒石酸
をアンモニアによりPH7±0.5に調整した溶液をエ
チレングリコール液で1:9に希釈した液からなる陽極
酸化液中に下部透明ガラス基板SUB1を浸漬し、陽極
酸化電流密度が0.5mA/cm2 となるように調整し
(定電流陽極酸化)、所定のAl2 O3 膜厚が得られる
のに必要な陽極酸化電圧144Vに達するまで陽極酸化
処理を行う。なお、この状態を数分〜数10分間保持す
るのが望ましい(定電圧陽極酸化)。これは、均一な陽
極酸化膜AOFを得る上で大事なことである。。これに
よって、第2導電膜g2が陽極酸化され、走査信号線G
L,ゲート電極GTおよび電極PL1上に膜厚が200
0オングストロームの陽極酸化膜AOFが形成される。Then, as shown in FIG. 3C, after coating with an anodic oxidation mask AO and subjecting it to photographic processing, a solution of 3% tartaric acid adjusted to pH 7 ± 0.5 with ammonia was added with ethylene glycol solution 1 The lower transparent glass substrate SUB1 is immersed in an anodizing solution made of a solution diluted to 9 and adjusted so that the anodizing current density is 0.5 mA / cm 2 (constant current anodizing), and predetermined Al 2 The anodic oxidation treatment is performed until the anodic oxidation voltage 144V required to obtain the O 3 film thickness is reached. It is desirable to hold this state for several minutes to several tens minutes (constant voltage anodization). This is important in obtaining a uniform anodic oxide film AOF. . As a result, the second conductive film g2 is anodized, and the scanning signal line G
The film thickness is 200 on the L, the gate electrode GT and the electrode PL1.
An anodic oxide film AOF of 0 angstrom is formed.
【0025】本発明者等の検討によると、Al・Ta合
金の陽極酸化膜は、純AlやAl・Pd合金の陽極酸化
膜に比べてピンホールやヒロックが少なく、絶縁性が高
いことが判った。この後、図6(D)に示したように、
プラズマCVD装置に下部透明ガラス基板SUB1をセ
ットし、アンモニアガス,シランガス,窒素ガスを導入
して膜厚が2000オングストロームの窒化シリコン膜
GIを形成し、次にシランガスと水素ガスを導入して膜
厚が2000オングストロームのi型非晶質Si膜AS
を設けた後、水素ガスとホスフィンガスを導入して膜厚
が300オングストロームのN(+)型非晶質Si膜d
0を形成する。According to a study by the present inventors, it was found that the anodic oxide film of Al.Ta alloy has less pinholes and hillocks and has a higher insulating property than the anodic oxide film of pure Al or Al.Pd alloy. It was After this, as shown in FIG.
The lower transparent glass substrate SUB1 is set in a plasma CVD apparatus, ammonia gas, silane gas, and nitrogen gas are introduced to form a silicon nitride film GI having a film thickness of 2000 angstrom, and then silane gas and hydrogen gas are introduced to make the film thickness. Of 2000 angstrom i-type amorphous Si film AS
And then a hydrogen gas and a phosphine gas are introduced to form an N (+) type amorphous Si film d having a film thickness of 300 angstroms.
Form 0.
【0026】同図(E)において、写真処理後、ドライ
エッチングガスとしてSF6 ,CCl4 を使用し、N
(+)型非晶質Si膜d0,i型非晶質Si膜ASを選
択的にエッチングすることにより、i型非晶質Si膜A
Sの島を形成する。その後、同図(F)に示したよう
に、写真処理後、ドライエッチングガスとしてSF6 を
用いて窒化シリコン(SiN)GIを選択的にエッチン
グする。In the figure (E), after photoprocessing, SF 6 and CCl 4 are used as dry etching gas and N
By selectively etching the (+) type amorphous Si film d0 and the i type amorphous Si film AS, the i type amorphous Si film A
Form an island of S. After that, as shown in FIG. 6F, after the photographic processing, silicon nitride (SiN) GI is selectively etched using SF 6 as a dry etching gas.
【0027】そして、図7の(G)に示したように、膜
厚が1000オングストロームのITO膜からなる第1
導電膜d1をスパッタリングにより成膜する。写真処理
後、エッチング液として塩酸と硝酸との混酸液で第1導
電膜d1を選択的にエッチングすることにより、ゲート
端子GTMとドレイン端子DTMの最上層および透明画
素電極ITO1を形成する。Then, as shown in FIG. 7G, a first ITO film having a film thickness of 1000 angstrom is formed.
The conductive film d1 is formed by sputtering. After the photographic processing, the first conductive film d1 is selectively etched with a mixed acid solution of hydrochloric acid and nitric acid as an etching solution to form the uppermost layers of the gate terminal GTM and the drain terminal DTM and the transparent pixel electrode ITO1.
【0028】そして、(H)に示したように、膜厚が1
000オングストロームのCr膜からなる第2導電膜d
2をスパッタリングにより成膜し、さらに膜厚が400
0オングストロームのAl−Ta(AlTa0.85)膜か
らなる第3導電膜d3をスパッタリングで成膜する。写
真処理後、第3導電膜d3を前記図5の(A)と同様の
Alエッチング液(リン酸:硝酸:酢酸:水=16:
1:2:1の混酸にNH4 Fを0.008〜0.08%
添加してF- イオンを含有するエッチング液)を用いて
エッチング処理し、映像信号線DL,ソース電極SD
1,ドレイン電極SD2を形成する。Then, as shown in (H), the film thickness is 1
Second conductive film d of 000 angstrom Cr film
2 is formed by sputtering, and the film thickness is 400
A third conductive film d3 made of an Al-Ta (AlTa 0.85 ) film of 0 angstrom is formed by sputtering. After the photo processing, the third conductive film d3 is formed on the third conductive film d3 by the same Al etching solution as that shown in FIG. 5A (phosphoric acid: nitric acid: acetic acid: water = 16:
1: 2: NH 4 F to 1 of mixed acid from 0.008 to 0.08%
Etching is performed using an etching solution containing F − ions added to the image signal line DL and the source electrode SD.
1, the drain electrode SD2 is formed.
【0029】次に、ドライエッチング装置を用い、エッ
チングガスとしてCCl4 ,SF6を導入してN(+)
型非晶質Si膜をエッチングすることにより、ソースと
ドレインの間のN(+)型半導体層d0を選択的に除去
する。最後に、同図(I)に示したように、プラズマC
VDソースを用い、アンモニアガス,シランガス,窒素
ガスをエッチングガスとして導入してSF4 を使用した
写真蝕刻技術で窒化シリコン膜を選択的にエッチングす
ることにより、保護膜PSV1を形成する。Next, using a dry etching apparatus, CCl 4 and SF 6 were introduced as etching gas to introduce N (+).
The N (+) type semiconductor layer d0 between the source and the drain is selectively removed by etching the type amorphous Si film. Finally, as shown in FIG.
A protective film PSV1 is formed by selectively etching the silicon nitride film by using a VD source and introducing ammonia gas, silane gas, and nitrogen gas as etching gas by a photo-etching technique using SF 4 .
【0030】図8はAlエッチング液に対するフッソイ
オンの添加量とガラスエッチング速度の説明図であっ
て、横軸に混酸からなるAlエッチング液(リン酸:硝
酸:酢酸:水=16:1:2:1)に添加する40%
(NH4 F)の添加量(vol%)を、縦軸に浸漬ガラ
スのエッチング速度(オングストローム/分)をとって
示す。FIG. 8 is an explanatory diagram of the amount of fluorine ions added to the Al etching solution and the glass etching rate. The horizontal axis shows the Al etching solution (phosphoric acid: nitric acid: acetic acid: water = 16: 1: 2 :) composed of mixed acid. 40% added to 1)
The added amount (vol%) of (NH 4 F) is shown by taking the etching rate (angstrom / min) of the immersion glass on the vertical axis.
【0031】同図において、Alエッチング液にフッソ
イオンを添加したとき、AlTa0.85膜中のTaを溶解
除去すると共に、下部透明ガラス基板に対する上記フッ
ソイオンのエッチング作用の程度を示してあり、(NH
4 F)を添加することによってTaは除去されるが、添
加量が多くなると下部透明ガラス基板のエッチング作用
が無視できなくなるので、この(NH4 F)の添加量を
適性な範囲に選定するための根拠を説明している。In the figure, when fluorine ions are added to the Al etching solution, Ta in the AlTa 0.85 film is dissolved and removed, and the degree of the etching action of the fluorine ions on the lower transparent glass substrate is shown.
Ta is removed by adding 4 F), but the etching action of the lower transparent glass substrate cannot be ignored if the amount added is too large. Therefore, in order to select this (NH 4 F) addition amount within an appropriate range. Explaining the grounds for.
【0032】同図に示されたように、40%(NH
4 F)の添加量と下部透明ガラス基板のエッチング作用
との兼ね合いから、0.05〜0.3%の範囲が実用的
であり、好ましくは0.1〜0.2%とすることが望ま
しいことがわかる。上記した本発明の実施例で説明した
製造工程を経ることにより、AlTa0.85膜のエッチン
グで形成する電極にTa残渣が発生せず、確実な配線を
形成できる。As shown in the figure, 40% (NH
From the balance of the addition amount of 4F) and the etching action of the lower transparent glass substrate, the range of 0.05 to 0.3% is practical, and preferably 0.1 to 0.2%. I understand. By passing through the manufacturing steps described in the embodiments of the present invention described above, Ta residues are not generated in the electrodes formed by etching the AlTa 0.85 film, and reliable wiring can be formed.
【0033】なお、上記実施例では、フッソイオン(F
- )を添加する手段として(NH4F)を用いたが、こ
れに替えて低濃度のフッ化水素(HF)をもちいてもよ
い。また、上記実施例はTaが8.5重量%のAl合金
を使用する場合で説明したが、フッ素イオンを添加した
エッチング方法はTaの重量比が変わっても同様に効果
があることがつきとめられている。In the above embodiment, the fluorine ion (F
-) was used as a means of adding (NH 4 F), or by using a low concentration of hydrogen fluoride (HF) in place of this. In addition, although the above-mentioned examples have been described in the case of using an Al alloy having Ta of 8.5% by weight, it has been found that the etching method in which fluorine ions are added has the same effect even if the weight ratio of Ta changes. ing.
【0034】[0034]
【発明の効果】以上説明したように、本発明によれば、
例えば実施例に示したような混酸からなるAlエッチン
グ液(リン酸:硝酸:酢酸:水=16:1:2:1)に
(NH4 F)を添加してF- イオンを含有するエッチン
グ液とし、このエッチング液でAl−8.5重量%Ta
膜をエッチング処理することでTa残渣の発生を阻止
し、確実な配線パターンを形成でき、製造歩留りの良好
な、かつ信頼性の高いTFT基板を得ることができる。As described above, according to the present invention,
For example, (NH 4 F) is added to an Al etching solution (phosphoric acid: nitric acid: acetic acid: water = 16: 1: 2: 1) consisting of a mixed acid as shown in the examples to contain an F − ion. And Al-8.5 wt% Ta with this etching solution.
By etching the film, generation of Ta residue can be prevented, a reliable wiring pattern can be formed, and a highly reliable and highly reliable TFT substrate can be obtained.
【図1】本発明によるTFT基板の製造方法を適用する
アクティブマトリクス方式カラーエッチング表示装置の
1画素とその周辺部分を示す平面図である。FIG. 1 is a plan view showing one pixel and its peripheral portion of an active matrix type color etching display device to which a method for manufacturing a TFT substrate according to the present invention is applied.
【図2】図1の線1−1に沿って切断した断面図であ
る。2 is a cross-sectional view taken along line 1-1 of FIG.
【図3】図1の線2−2に沿って切断した断面図であ
る。FIG. 3 is a cross-sectional view taken along line 2-2 of FIG.
【図4】ゲート電極を説明するためにの図1における第
2導電膜およびi型半導体層のみを示す模式図である。FIG. 4 is a schematic view showing only a second conductive film and an i-type semiconductor layer in FIG. 1 for explaining a gate electrode.
【図5】本発明による薄膜トランジスタ基板の製造方法
の1実施例を説明する部分工程図である。FIG. 5 is a partial process diagram illustrating an embodiment of a method of manufacturing a thin film transistor substrate according to the present invention.
【図6】本発明による薄膜トランジスタ基板の製造方法
の1実施例を説明する部分工程図である。FIG. 6 is a partial process diagram illustrating an embodiment of a method of manufacturing a thin film transistor substrate according to the present invention.
【図7】本発明による薄膜トランジスタ基板の製造方法
の1実施例を説明する部分工程図である。FIG. 7 is a partial process diagram illustrating an embodiment of a method of manufacturing a thin film transistor substrate according to the present invention.
【図8】Alエッチング液に対するフッソイオンの添加
量とガラスエッチング速度の説明図である。FIG. 8 is an explanatory diagram of the amount of fluorine ions added to the Al etching solution and the glass etching rate.
SUB1 下部透明ガラス基板 SUB2 上部透明ガラス基板 GL 走査信号線 DL 映像信号線 GI 絶縁膜 GT ゲート電極 AS i型半導体層 SD ソース電極またはドレイン電極 PSV 保護膜 BM 遮光膜 LC 液晶 TFT 薄膜トランジスタ ITO 透明画素電極 g,d 導電膜 Cadd 保持容量素子 AOF 陽極酸化膜 AO 陽極酸化マスク GTM ゲート端子 DTM ドレイン端子 SUB1 Lower transparent glass substrate SUB2 Upper transparent glass substrate GL Scan signal line DL Video signal line GI Insulating film GT Gate electrode AS i type semiconductor layer SD Source or drain electrode PSV Protective film BM Light-shielding film LC Liquid crystal TFT TFT Thin film transistor ITO Transparent pixel electrode g , D Conductive film Cadd Storage capacitor AOF Anodized film AO Anodized mask GTM Gate terminal DTM Drain terminal
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成5年10月7日[Submission date] October 7, 1993
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図8[Correction target item name] Figure 8
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図8】 [Figure 8]
───────────────────────────────────────────────────── フロントページの続き (72)発明者 月井 教男 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Norio Tsuki 3300 Hayano, Mobara-shi, Chiba Hitachi Ltd. Mobara factory
Claims (1)
金膜を混酸からなるAlエッチング液でパターニングし
て配線を形成する薄膜トランジスタ基板の製造方法にお
いて、 前記Al合金膜をF- イオンを添加したAlエッチング
液でエッチングすることにより、Ta残渣の発生をもた
らすことなく前記配線を形成することを特徴とする薄膜
トランジスタ基板の製造方法。1. A method of manufacturing a thin film transistor substrate, wherein an Al alloy film containing Ta formed on a glass substrate is patterned with an Al etching solution made of mixed acid to form wiring. In the method, F − ions are added to the Al alloy film. A method for manufacturing a thin film transistor substrate, characterized in that the wiring is formed without causing generation of Ta residue by etching with the Al etching solution described above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24990892A JPH06104435A (en) | 1992-09-18 | 1992-09-18 | Manufacture of film transistor substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24990892A JPH06104435A (en) | 1992-09-18 | 1992-09-18 | Manufacture of film transistor substrate |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06104435A true JPH06104435A (en) | 1994-04-15 |
Family
ID=17199991
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24990892A Pending JPH06104435A (en) | 1992-09-18 | 1992-09-18 | Manufacture of film transistor substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06104435A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100577783B1 (en) * | 1999-06-21 | 2006-05-10 | 비오이 하이디스 테크놀로지 주식회사 | Method of manufacturing thin film transistor |
-
1992
- 1992-09-18 JP JP24990892A patent/JPH06104435A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100577783B1 (en) * | 1999-06-21 | 2006-05-10 | 비오이 하이디스 테크놀로지 주식회사 | Method of manufacturing thin film transistor |
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