JPH0581145A - Data writing circuit to EEPROM - Google Patents
Data writing circuit to EEPROMInfo
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- JPH0581145A JPH0581145A JP19028691A JP19028691A JPH0581145A JP H0581145 A JPH0581145 A JP H0581145A JP 19028691 A JP19028691 A JP 19028691A JP 19028691 A JP19028691 A JP 19028691A JP H0581145 A JPH0581145 A JP H0581145A
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 12
- 230000005856 abnormality Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、EEPROMを用い
たコンピュータシステムに適用され、EEPROMに対
するデータ書き込みを行うデータ書き込み回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data writing circuit which is applied to a computer system using an EEPROM and writes data to the EEPROM.
【0002】[0002]
【従来の技術】データ記憶にEEPROM(electrical
ly erasable programmable read onlymemory;電気的に
消去可能な不揮発性メモリ)を用いたコンピュータシス
テムが知られている。このEEPROMは、不揮発性の
ため、供給される電源が切られても、記録されているデ
ータは消えることはない。しかし、一方、RAM(rand
am access memory)等の揮発性メモリと比較して、デー
タの書き込みに時間が掛かる。このため、EEPROM
は、一度書き込むと頻繁に書き換える必要のないプログ
ラム等のデータを記録するのによく用いられる。2. Description of the Related Art An EEPROM (electrical
A computer system using an electrically erasable programmable read only memory is known. Since this EEPROM is non-volatile, the recorded data is not erased even when the power supply to the EEPROM is turned off. However, on the other hand, RAM (rand
It takes more time to write data than volatile memory such as am access memory). Therefore, the EEPROM
Is often used to record data such as programs that do not need to be rewritten frequently once written.
【0003】ところで、コンピュータシステムにおい
て、動作異常が発生した場合、後にその異常原因を特定
する必要が生じることがある。異常発生時において、C
PU(中央処理装置)は、通常この時のシステムの状態
を示すエラーステータス等のデータを出力する。一般
に、この時のデータ(以降、履歴データと称する)をメ
モリに記録することにより、後にその異常原因を特定す
る手段がよく用いられる。In a computer system, when an operation abnormality occurs, it may be necessary to specify the cause of the abnormality later. When an abnormality occurs, C
The PU (Central Processing Unit) normally outputs data such as an error status indicating the state of the system at this time. Generally, a means for recording the data at this time (hereinafter, referred to as history data) in a memory to later identify the cause of the abnormality is often used.
【0004】図2は、この種のデータ書き込み回路の一
例を示すブロック図である。メモリ12は、CPU11
からのアドレスバスとデータバスに直接接続されてい
る。したがって、CPU11から出力される履歴データ
は、CPU11からメモリ12へ直接取り込まれる。FIG. 2 is a block diagram showing an example of this type of data write circuit. The memory 12 is the CPU 11
Directly connected to the address bus and data bus from. Therefore, the history data output from the CPU 11 is directly fetched from the CPU 11 into the memory 12.
【0005】[0005]
【発明が解決しようとする課題】ところで、図2に示し
たデータ書き込み回路において、メモリ12としてEE
PROMを用いた場合、1個のデータの書き込みに要す
る時間が非常に長くなるので、データの書き込みを行う
周期が必然的に長くなってしまうという問題があった。By the way, in the data write circuit shown in FIG.
When a PROM is used, the time required to write one piece of data becomes very long, so there is a problem that the cycle of writing data is inevitably long.
【0006】この発明は、このような背景の下になされ
たもので、EEPROMに対してデータを書き込むのに
要する時間より短いサイクルで変化するデータを記録で
きるEEPROMへのデータ書き込み回路を提供するこ
とを目的としている。The present invention has been made under such a background, and provides a data writing circuit for an EEPROM capable of recording data that changes in a cycle shorter than the time required for writing data to the EEPROM. It is an object.
【0007】[0007]
【課題を解決するための手段】この発明は、上に述べた
課題を解決するために、記憶手段としてEEPROMを
有するコンピュータシステムにおいて、前記コンピュー
タシステムにおける中央処理装置から供給される前記E
EPROMに書き込むべきデータを一時的に記憶するR
AMと、前記RAMによって記憶されたデータを前記中
央処理装置を介さずに前記EEPROMに書き込む書き
込み手段とを具備することを特徴としている。In order to solve the above-mentioned problems, the present invention provides a computer system having an EEPROM as a storage means, wherein the E processor supplied from the central processing unit in the computer system.
R for temporarily storing data to be written in EPROM
It is characterized by comprising an AM and a writing means for writing the data stored in the RAM into the EEPROM without passing through the central processing unit.
【0008】[0008]
【作用】上述の構成によれば、EEPROMに書き込む
べきデータはRAMにより一時的に記憶され、後に、こ
のデータはCPUを介さずにEEPROMに書き込まれ
る。According to the above structure, the data to be written in the EEPROM is temporarily stored in the RAM, and later, this data is written in the EEPROM without passing through the CPU.
【0009】[0009]
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。図1は、この発明の一実施例による
EEPROMへのデータ書き込み回路の構成を示すブロ
ック図である。破線によって囲まれた部分が、本実施例
によるデータ書き込み回路の範囲である。10は制御回
路であり、CPU1に従い、データ書き込み回路を構成
する各部を制御する。5はCPU1から出力される履歴
データを書き込むために設けられたEEPROMであ
る。4はRAMであり、EEPROM5と同じ容量を有
する。これらRAM4とEEPROM5は、共に制御回
路10を介してCPU1に接続される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a data write circuit for an EEPROM according to an embodiment of the present invention. The part surrounded by the broken line is the range of the data write circuit according to the present embodiment. Reference numeral 10 denotes a control circuit, which controls each part of the data writing circuit according to the CPU 1. Reference numeral 5 is an EEPROM provided to write the history data output from the CPU 1. Reference numeral 4 denotes a RAM, which has the same capacity as the EEPROM 5. Both the RAM 4 and the EEPROM 5 are connected to the CPU 1 via the control circuit 10.
【0010】また、制御回路10において、2はライト
信号発生回路であり、3はアドレス信号発生回路であ
る。RAM4からEEPROM5にデータ転送を行う
際、ライト信号発生回路2はライト信号を出力し、アド
レス信号発生回路3はアドレス信号を出力する。また、
スイッチSW1は複数のアドレス信号を切り替えるため
のものであり、スイッチSW2は複数のデータ信号を切
り替えるためのものであり、スイッチSW3はライト信
号を切り替えるためのものであり、スイッチSW4はリ
ード信号を切り替えるためのものであり、スイッチSW
5はEEPROM5のリード信号を切り替えるためのも
のであり、集積回路内部のゲート回路により構成され
る。これらのスイッチは、CPU1から発せられるコマ
ンドにより切り替え制御が行われる。In the control circuit 10, 2 is a write signal generating circuit and 3 is an address signal generating circuit. When data is transferred from the RAM 4 to the EEPROM 5, the write signal generation circuit 2 outputs a write signal and the address signal generation circuit 3 outputs an address signal. Also,
The switch SW1 is for switching a plurality of address signals, the switch SW2 is for switching a plurality of data signals, the switch SW3 is for switching a write signal, and the switch SW4 is for switching a read signal. For switch SW
Reference numeral 5 is for switching the read signal of the EEPROM 5, and is composed of a gate circuit inside the integrated circuit. Switching control of these switches is performed by a command issued from the CPU 1.
【0011】CPU1のリード信号端子a1,ライト信
号端子b1,アドレス信号端子c1,データ信号端子d
1は、各々、リード信号線a,ライト信号線b,アドレ
スバスc,データバスdに接続されている。リード信号
線aは、スイッチSW4のAと、スイッチSW5のAに
接続される。そして、スイッチSW4のCはRAM4の
リード信号端子a4に接続され、スイッチSW5のCは
EPROM5のリード信号端子a5に接続される。ま
た、スイッチSW4のBは、データ出力可の状態になる
ような電圧レベルに接続され、スイッチSW5のBは、
データ出力不可の状態になるような電圧レベルに接続さ
れる。ライト信号線bは、RAM4のライト信号端子b
4と、スイッチSW3のAに接続される。そして、スイ
ッチSW3のCは、EEPROM5のライト信号端子b
5に接続される。また、スイッチSW3のBは、ライト
信号発生回路2のライト信号端子b2に接続される。ア
ドレスバスcはスイッチSW1のAに接続される。そし
て、スイッチSW1のCはRAM4のアドレス信号端子
c4とEEPROM5のアドレス信号端子c5に接続さ
れる。また、スイッチSW1のBは、アドレス信号発生
回路3のアドレス信号端子c3に接続される。データバ
スdは、スイッチSW2のAとBを介して、RAM4の
データ信号端子d4とEEPROM5のデータ信号端子
d5に接続される。A read signal terminal a1, a write signal terminal b1, an address signal terminal c1, and a data signal terminal d of the CPU 1
1 is connected to a read signal line a, a write signal line b, an address bus c, and a data bus d, respectively. The read signal line a is connected to A of the switch SW4 and A of the switch SW5. The switch SW4 C is connected to the read signal terminal a4 of the RAM 4, and the switch SW5 C is connected to the read signal terminal a5 of the EPROM 5. In addition, B of the switch SW4 is connected to a voltage level that allows data output, and B of the switch SW5 is
It is connected to a voltage level where data cannot be output. The write signal line b is a write signal terminal b of the RAM 4.
4 and A of the switch SW3. Then, C of the switch SW3 is a write signal terminal b of the EEPROM 5.
5 is connected. The switch SW3 B is connected to the write signal terminal b2 of the write signal generation circuit 2. The address bus c is connected to A of the switch SW1. The switch SW1 C is connected to the address signal terminal c4 of the RAM 4 and the address signal terminal c5 of the EEPROM 5. The switch SW1 B is connected to the address signal terminal c3 of the address signal generation circuit 3. The data bus d is connected to the data signal terminal d4 of the RAM 4 and the data signal terminal d5 of the EEPROM 5 via A and B of the switch SW2.
【0012】次に、このデータ書き込み回路の動作につ
いて説明する。システムが正常稼働している間、制御回
路10により、スイッチSW1,SW3,SW4,SW
5はA側に切り替えられ、SW2はオンの状態にされて
いる。この状態において、CPU1は、RAM4に対し
てデータの書き込みができる。システムの正常稼働中、
CPU1は、書き込みアドレスを巡回的にインクリメン
トしながら、定期的に履歴データをRAM4に書き込
む。このRAM4に対する書き込みは高速で行われるた
め、CPU1は、EEPROM5に対して書き込む場合
と異なり、書き込み処理に長時間拘束されることはな
い。Next, the operation of the data write circuit will be described. While the system is operating normally, the control circuit 10 causes the switches SW1, SW3, SW4 and SW to operate.
5 is switched to the A side, and SW2 is turned on. In this state, the CPU 1 can write data in the RAM 4. During normal operation of the system,
The CPU 1 periodically writes the history data in the RAM 4 while cyclically incrementing the write address. Since writing to the RAM 4 is performed at high speed, the CPU 1 is not restricted by the writing process for a long time, unlike the case of writing to the EEPROM 5.
【0013】そして、システムに異常が発生すると、C
PU1は書き込みアドレスをインクリメントしつつ、所
定個数の履歴データをRAM4に書き込む。そして、こ
の書き込みが終了した時点で、異常発生時点におけるR
AM4の書き込みアドレスから前記所定個数相当のアド
レスだけ前の開始アドレスmと、前記所定個数相当のア
ドレスだけ後の終了アドレスnを求める。そして、CP
U1は、これらのアドレスをアドレス信号発生回路3に
対して指定する。その後、CPU1は、RAM4からE
EPROM5にデータ転送を行う状態にする切り替え指
令を、制御回路10に対して出力する。When an abnormality occurs in the system, C
The PU 1 writes a predetermined number of history data in the RAM 4 while incrementing the write address. When this writing is completed, R
A start address m before the write address of the AM4 by the predetermined number of addresses and an end address n after the predetermined number of addresses are obtained. And CP
U1 designates these addresses to the address signal generation circuit 3. After that, the CPU 1 uses the RAM 4 to E
A switching command to put the EPROM 5 in a state of transferring data is output to the control circuit 10.
【0014】制御回路10は、この切り換え指令の入力
がなされると、スイッチSW1,SW3,SW4,SW
5をB側に切り替え、SW2をオフの状態にする。そし
て、アドレス信号発生回路3とライト信号発生回路2か
ら、アドレス信号とライト信号が、各々出力される。図
3は、これら2つの信号を示す図である。p1はアドレ
ス信号であり、開始アドレスmから終了アドレスnま
で、順次出力される。また、p2はライト信号であり、
アドレス信号p1に同期して出力される。When the switching command is input, the control circuit 10 switches SW1, SW3, SW4, SW.
5 is switched to the B side, and SW2 is turned off. Then, the address signal generating circuit 3 and the write signal generating circuit 2 respectively output the address signal and the write signal. FIG. 3 is a diagram showing these two signals. p1 is an address signal, which is sequentially output from the start address m to the end address n. P2 is a write signal,
It is output in synchronization with the address signal p1.
【0015】すなわち、アドレス信号p1により指定さ
れたRAM4のデータは、ライト信号p2によってEE
PROM5の同じアドレスp1に書き込まれる。That is, the data of the RAM 4 designated by the address signal p1 is EE by the write signal p2.
It is written to the same address p1 of PROM5.
【0016】一般に、このようなデータ転送は、DMA
(direct memory access)と呼ばれており、CPU1
は、データ転送中において、RAM4およびEEPRO
M5と電気的に切り離される。したがって、EEPRO
M5に対するデータの書き込みに時間が掛かっても、C
PU1は、これを待つことなく他の処理を実行すること
ができる。Generally, such data transfer is performed by DMA.
(Direct memory access), CPU1
During data transfer, RAM4 and EEPRO
It is electrically separated from M5. Therefore, EEPRO
Even if it takes time to write data to M5, C
The PU1 can execute other processing without waiting for this.
【0017】そして、アドレス信号p1が終了アドレス
nに達し、データ転送が終了する。このようにして、異
常発生時点から前後一定間隔の履歴データがEEPRO
M5に記録される。そして、制御回路10は、自動的に
システムの正常稼働時の状態に戻る。Then, the address signal p1 reaches the end address n, and the data transfer ends. In this way, history data at a constant interval before and after the occurrence of the abnormality is EEPRO
Recorded in M5. Then, the control circuit 10 automatically returns to the normal operating state of the system.
【0018】[0018]
【発明の効果】以上説明したように、この発明によれ
ば、記憶手段としてEEPROMを有するコンピュータ
システムにおいて、前記コンピュータシステムにおける
中央処理装置から供給される前記EEPROMに書き込
むべきデータを一時的に記憶するRAMと、前記RAM
によって記憶されたデータを前記中央処理装置を介さず
に前記EEPROMに書き込む書き込み手段とを設けた
ので、EEPROMに対してデータを書き込むのに掛か
る時間より短いサイクルで変化するデータを記録できる
という効果が得られる。また、中央処理装置は、RAM
に対して高速にデータを書き込んだ後、RAMからEE
PROMへデータ転送がされる間、他の処理を行うこと
ができるという効果が得られる。As described above, according to the present invention, in a computer system having an EEPROM as a storage means, the data to be written in the EEPROM supplied from the central processing unit in the computer system is temporarily stored. RAM and the RAM
Since the writing means for writing the data stored in the EEPROM to the EEPROM without using the central processing unit is provided, it is possible to record the data that changes in a cycle shorter than the time required to write the data to the EEPROM. can get. Further, the central processing unit is a RAM
After writing data at high speed to RAM, EE from RAM
While the data is transferred to the PROM, another effect can be obtained.
【図1】この発明の一実施例によるEEPROMへのデ
ータ書き込み回路の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a data write circuit for an EEPROM according to an embodiment of the present invention.
【図2】従来の履歴データの書き込み回路の一例を示す
ブロック図である。FIG. 2 is a block diagram showing an example of a conventional history data write circuit.
【図3】アドレス信号発生回路3から出力されるアドレ
ス信号p1と、ライト信号発生回路2から出力されるラ
イト信号p2を示す図である。3 is a diagram showing an address signal p1 output from an address signal generation circuit 3 and a write signal p2 output from a write signal generation circuit 2. FIG.
1,11 CPU 2 ライト信号発生回路 3 アドレス信号発生回路 4 RAM 5 EEPROM 10 制御回路 12 メモリ p1 アドレス信号 p2 ライト信号 1, 11 CPU 2 write signal generation circuit 3 address signal generation circuit 4 RAM 5 EEPROM 10 control circuit 12 memory p1 address signal p2 write signal
Claims (1)
ンピュータシステムにおいて、 前記コンピュータシステムにおける中央処理装置から供
給される前記EEPROMに書き込むべきデータを一時
的に記憶するRAMと、 前記RAMによって記憶されたデータを前記中央処理装
置を介さずに前記EEPROMに書き込む書き込み手段
と、 を具備することを特徴とするEEPROMへのデータ書
き込み回路。1. A computer system having an EEPROM as a storage means, a RAM for temporarily storing data to be written in the EEPROM, which is supplied from a central processing unit in the computer system, and data stored by the RAM, A writing means for writing to the EEPROM without using a central processing unit, and a data writing circuit to the EEPROM.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19028691A JPH0581145A (en) | 1991-07-30 | 1991-07-30 | Data writing circuit to EEPROM |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19028691A JPH0581145A (en) | 1991-07-30 | 1991-07-30 | Data writing circuit to EEPROM |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0581145A true JPH0581145A (en) | 1993-04-02 |
Family
ID=16255650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19028691A Withdrawn JPH0581145A (en) | 1991-07-30 | 1991-07-30 | Data writing circuit to EEPROM |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0581145A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006092744A (en) * | 2005-12-21 | 2006-04-06 | Renesas Technology Corp | Nonvolatile memory |
JP2008217988A (en) * | 1995-01-31 | 2008-09-18 | Solid State Storage Solutions Llc | Nonvolatile memory device |
US7570522B2 (en) | 2006-08-18 | 2009-08-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device, semiconductor device, and data write method |
JP2010512601A (en) * | 2006-12-14 | 2010-04-22 | インテル コーポレイション | Error detection and correction method and apparatus using cache in memory |
-
1991
- 1991-07-30 JP JP19028691A patent/JPH0581145A/en not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008217988A (en) * | 1995-01-31 | 2008-09-18 | Solid State Storage Solutions Llc | Nonvolatile memory device |
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US7570522B2 (en) | 2006-08-18 | 2009-08-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device, semiconductor device, and data write method |
US7760584B2 (en) | 2006-08-18 | 2010-07-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device, semiconductor device, and data write method |
JP2010512601A (en) * | 2006-12-14 | 2010-04-22 | インテル コーポレイション | Error detection and correction method and apparatus using cache in memory |
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Legal Events
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---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |