JPH0580650B2 - - Google Patents
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Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、アクテイブ・マトリツクス型液晶表
示装置等に利用することのできる薄膜トランジス
タ（TFT）の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a method for manufacturing a thin film transistor (TFT) that can be used in active matrix liquid crystal display devices and the like.
＜発明の概要＞
本発明は、TFTの製作プロセスにおいてマス
クアライメント操作を簡素化して歩留りを向上さ
せるために、TFTの製造工程に独特の技術的手
段を駆使したものであり、簡素化したパターンエ
ツチング技術とリフトオフ法及びゲート電極部材
の陽極酸化法をTFTのパターン化プロセスに組
み込むことにより少ないマスクアライメント操作
でゲート電極の絶縁性を容易に保つことができる
TFTを製作することのできる製造技術を提供す
ることを目的とする。<Summary of the Invention> The present invention utilizes unique technical means in the TFT manufacturing process in order to simplify the mask alignment operation and improve the yield in the TFT manufacturing process. By incorporating technology, lift-off method, and anodic oxidation method of gate electrode material into the TFT patterning process, it is possible to easily maintain the insulation properties of the gate electrode with fewer mask alignment operations.
The purpose is to provide manufacturing technology that can manufacture TFTs.
＜従来の技術＞
TFTを表示セル基板にマトリツクス状に配列
したアクテイブ・マトリツクス型液晶表示装置は
高品位の大容量表示を可能とした表示装置であ
り、テレビジヨン等への応用が活発に行なわれて
いる。<Prior art> An active matrix type liquid crystal display device, in which TFTs are arranged in a matrix on a display cell substrate, is a display device capable of high-quality, large-capacity display, and is being actively applied to televisions and other applications. ing.
以下、従来の液晶テレビに用いられるTFTア
レイ基板の製造方法について第７図Ａ，Ｂを参照
しながら説明する。第７図Ａ，Ｂはマスク３層を
用いて製作するTFTアレイの１絵素分の模式平
面図及びＸ−X′断面図である。透明絶縁性基板
７０上に、金属膜を堆積してホトエツチング法に
てパターン化を行い、Al等から成るゲート電極
バー７１を形成する。次に酸化膜又は窒化膜から
成るゲート絶縁膜７２、Si，CdS等から成る半導
体膜７３と連続して積層する。その後、半導体膜
７３をエツチングにてパターン化し、この上に透
明導電膜を堆積する。この透明導電膜をエツチン
グしてソース電極バー７６及びドレイン電極兼表
示電極７７をパターン形成する。以上により１絵
素分のTFTが作製される。 Hereinafter, a method for manufacturing a TFT array substrate used in a conventional liquid crystal television will be described with reference to FIGS. 7A and 7B. FIGS. 7A and 7B are a schematic plan view and a cross-sectional view taken along the line X-X' of one picture element of a TFT array manufactured using three mask layers. A metal film is deposited on a transparent insulating substrate 70 and patterned by photoetching to form a gate electrode bar 71 made of Al or the like. Next, a gate insulating film 72 made of an oxide film or a nitride film and a semiconductor film 73 made of Si, CdS, etc. are successively laminated. Thereafter, the semiconductor film 73 is patterned by etching, and a transparent conductive film is deposited thereon. This transparent conductive film is etched to form a pattern of a source electrode bar 76 and a drain electrode/display electrode 77. Through the above steps, a TFT for one picture element is manufactured.
＜発明が解決しようとする問題点＞
このように従来のTFTアレイ基板では少なく
ともエツチング時のマスクを３層使用するのでマ
スクアライメント操作が最低２度必要である。こ
のため製作工程が煩雑となり、製造コストの増大
や歩留りの低下等の問題を招来する。<Problems to be Solved by the Invention> As described above, since the conventional TFT array substrate uses at least three layers of masks during etching, mask alignment operations are required at least twice. This makes the manufacturing process complicated, leading to problems such as increased manufacturing costs and decreased yield.
＜問題点を解決するための手段＞
本発明は上述の問題点に鑑み、TFTを構成す
る各層した後パターン化する際にマスクを２回使
用するのみとし、各マスクの使用の間にゲート電
極用金属層の陽極酸化法を介設してマスクアライ
メント操作を１回とすることにより製作工程を簡
素化し生産性の向上を達成したことを特徴として
いる。<Means for Solving the Problems> In view of the above-mentioned problems, the present invention uses a mask only twice when patterning each layer constituting the TFT, and removes the gate electrode between each use of the mask. The manufacturing process is simplified and productivity is improved by intervening the anodic oxidation method of the metal layer and requiring only one mask alignment operation.
＜実施例＞
第１図Ａ，Ｂは、本発明により製作された
TFTアレイ基板１絵素分の模式平面図及びＸ−
X′断面図である。使用するマスクは、ゲート電
極バー１１、ゲート絶縁膜１２、半導体膜１３及
び半導体膜１３とオーミツクコンタクトを形成す
る電極膜１４をパターン化するための第１のマス
ク並びにソース電極バー１６、ドレイン電極兼表
示電極１７及び半導体膜１３とオーミツクコンタ
クトを形成する電極膜１４をパターン化するため
の第２のマスクの計２層のみである。以下、第２
図Ａ，Ｂ乃至第７図Ａ，Ｂに示す各製作プロセス
における平面図及びＸ−X′断面図を参照しなが
らTFTアレイの製作プロセス及び具体的な構造
について詳細に説明する。<Example> Figures 1A and B are manufactured according to the present invention.
Schematic plan view of one picture element of TFT array board and X-
It is an X′ cross-sectional view. The masks used include a first mask for patterning the gate electrode bar 11, the gate insulating film 12, the semiconductor film 13, and the electrode film 14 that forms ohmic contact with the semiconductor film 13, the source electrode bar 16, and the drain electrode. There are only two layers in total: the display electrode 17 and the second mask for patterning the electrode film 14 forming ohmic contact with the semiconductor film 13. Below, the second
The manufacturing process and specific structure of the TFT array will be described in detail with reference to the plan views and XX' cross-sectional views of each manufacturing process shown in FIGS.
Γ 工程〔第２図Ａ，Ｂ参照〕
まず、ガラス基板１０上に、ゲート電極バーと
なるAl膜１１′をスパツタ法にて膜厚2000Å堆積
する。次に、プラズマCVD法により、ゲート絶
縁膜としてSi3N4１２′、半導体膜として無定形
水素化シリコン（ａ−Si：Ｈ）１３′、ａ−Si：
Ｈ膜とオーミツクコンタクトを形成する電極膜と
してリンドープのａ−Si：Ｈ（n+a−Si：Ｈ）１
４′を連続して積層する。膜厚は、それぞれ2000
Å、2000Å、1000Å程度に設定する。これら４層
膜形成後、ホトレジスト１８を塗布し、第１のマ
スクを用いて露光・現像する。Γ Process [See FIGS. 2A and B] First, an Al film 11' that will become a gate electrode bar is deposited to a thickness of 2000 Å on the glass substrate 10 by sputtering. Next, by plasma CVD method, Si 3 N 4 12' was used as the gate insulating film, amorphous hydrogenated silicon (a-Si:H) 13' was used as the semiconductor film, and a-Si:
Phosphorus-doped a-Si:H(n + a-Si:H)1 is used as an electrode film to form ohmic contact with the H film.
4' are successively laminated. The film thickness is 2000 mm each.
Set to about Å, 2000Å, and 1000Å. After forming these four-layer films, a photoresist 18 is applied, exposed and developed using a first mask.
Γ 工程〔第３図Ａ，Ｂ参照〕
上記工程で得られた４層膜をエツチングして
パターン化する。この際、n+a−Si：Ｈ１４′及
びａ−Si：Ｈ１３′のエツチヤントはHFとHNO3
の混合液を用い、Si3N4１２′のエツチヤントは
５％HF水溶液を用いる。またAl膜１１′のエツ
チヤントはH3PO4系水溶液とする。上述した各
層の順序で基板１０とともに各層を各エツチヤン
トに浸漬して４層を同一パターンでエツチングす
る。Γ Process [See FIGS. 3A and B] The four-layer film obtained in the above process is etched and patterned. At this time, the etchants of n + a-Si:H14' and a-Si:H13' are HF and HNO 3
A 5% aqueous HF solution was used as the etchant for Si 3 N 4 12'. The etchant for the Al film 11' is an aqueous H 3 PO 4 solution. The four layers are etched in the same pattern by immersing each layer together with the substrate 10 in each etchant in the order described above.
Γ 工程〔第４図Ａ，Ｂ参照〕
この工程では、ゲート電極バーとなるAl膜１
１′のパターンエツジ部のみ陽極酸化を行なう。
本工程の目的は、後工程でパターン化されるソ
ース電極バー１６及びドレイン電極兼表示電極１
７とゲート電極バー１１間の電気的導通を防止す
るためである。Al膜１１′のパターンエツジ部の
陽極酸化は、ホウ酸アンモニウム水溶液中電圧
40Vにて化成し、Al膜１１′のパターンエツジ部
にAl2O3１５を形成することにより行なう。Γ process [See Figure 4 A and B] In this process, the Al film 1 that will become the gate electrode bar is
Only the pattern edge portion 1' is anodized.
The purpose of this process is to form a source electrode bar 16 and a drain electrode/display electrode 1 that will be patterned in a later process.
This is to prevent electrical conduction between the gate electrode bar 7 and the gate electrode bar 11. The anodic oxidation of the pattern edge portion of the Al film 11' is carried out at a voltage in an ammonium borate aqueous solution
This is done by chemically converting at 40V and forming Al 2 O 3 15 on the pattern edge portion of the Al film 11'.
尚、本実施例では、ゲート電極バー１１として
Alを使用しそのパターンエツジにAl2O3１５を形
成したが、ゲート電極バー材料としては、これ以
外にもTa，Nb，Hf等、陽極酸化することによ
り絶縁膜を形成するいわゆるバルブ金属類を使用
することができる。但しTaの場合には、エツチ
ング時のガラス基板１０の損傷を防ぐために、
Taの堆積に先立つて、Ta2O5膜を堆積すること
が必要となる場合がある。 In addition, in this embodiment, as the gate electrode bar 11
Although Al was used and Al 2 O 3 15 was formed on the pattern edge, gate electrode bar materials may also include Ta, Nb, Hf, and so-called valve metals that form an insulating film by anodic oxidation. can be used. However, in the case of Ta, in order to prevent damage to the glass substrate 10 during etching,
It may be necessary to deposit a Ta 2 O 5 film prior to Ta deposition.
Γ 工程〔第５図Ａ，Ｂ参照〕
次に、ソース電極バー及びドレイン電極兼表示
電極を形成するために、透明導電膜１７′を真空
蒸着法にてn+a−Si：Ｈ１４′表面を含む全面に
厚さ3000Å程堆積する。その後、ホトレジスト１
９を塗布し、第２のマスクを用いてソース電極バ
ー、ドレイン電極及び表示電極の形状に対応した
露光現像を行なう。マスクアライメント操作は、
本工程において１回のみであり、従つて操作が簡
単で製品の低コスト化に大きく寄与する。Γ Process [See Figures 5A and B] Next, in order to form a source electrode bar and a drain electrode/display electrode, a transparent conductive film 17' is deposited on the n + a-Si:H14' surface by vacuum evaporation. It is deposited to a thickness of about 3000 Å over the entire surface. After that, photoresist 1
9 is applied, and exposure and development is performed using a second mask in accordance with the shapes of the source electrode bar, drain electrode, and display electrode. Mask alignment operation is
This step is only carried out once, so the operation is simple and greatly contributes to lowering the cost of the product.
Γ 工程〔第６図Ａ，Ｂ参照〕
この工程では、第５図に示す透明導電膜１７′
をホトレジスト１９に即してエツチング成形し、
ソース電極バー１６とドレイン電極兼表示電極１
７のパターン化を行なうとともにオーミツクコン
タクトを形成する第５図に示すn+a−Si：Ｈ１
４′のエツチングを行なう。本発明の構造はソー
ス・ドレイン電極が最上部にくる逆スタガ型構造
であるため、オーミツクコンタクト層はソース・
ドレイン電極の分割形成工程で同時に分離パター
ン化することが可能となる。従つて、特別なパタ
ーン化工程を付加することなく、TFT半導体膜
と該ソース・ドレイン電極それぞれとの間にオー
ミツクコンタクト層を介在させることができる。
上記透明導電膜１７′のエツチヤントはHCl水溶
液、n+a−Si：Ｈ１４′のエツチヤントはHFと
HNO3の混合液を用いた。上述した各層の順で、
基板１０とともに各層を各エツチヤントに浸漬
し、透明導電膜１７′よりソース電極バー１６と
ドレイン電極兼表示電極１７のパターン化及びソ
ース・ドレインギヤツプを形成する。またn+a−
Si：Ｈ１４′よりａ−Si：Ｈ半導体層１３とソー
ス電極バー１６及びドレイン電極１７間のオーミ
ツクコンタクト用電極膜１４を成形加工する。Γ process [see FIGS. 6A and B] In this process, the transparent conductive film 17' shown in FIG.
is formed by etching according to the photoresist 19,
Source electrode bar 16 and drain electrode/display electrode 1
n + a−Si:H1 shown in FIG. 5 to form an ohmic contact while patterning
4' etching is performed. Since the structure of the present invention is an inverted staggered structure in which the source and drain electrodes are at the top, the ohmic contact layer is
Separate patterns can be formed at the same time in the step of forming the drain electrodes separately. Therefore, an ohmic contact layer can be interposed between the TFT semiconductor film and each of the source and drain electrodes without adding any special patterning process.
The etchant for the transparent conductive film 17' is HCl aqueous solution, and the etchant for n + a-Si:H14' is HF.
A mixture of HNO 3 was used. In the order of each layer mentioned above,
Each layer together with the substrate 10 is immersed in each etchant, and a source electrode bar 16 and a drain electrode/display electrode 17 are patterned and a source/drain gap is formed from the transparent conductive film 17'. Also n + a−
An electrode film 14 for ohmic contact between the a-Si:H semiconductor layer 13, the source electrode bar 16, and the drain electrode 17 is formed from Si:H14'.
Γ 工程
ホトレジスト１９を除去して第１図Ａ，Ｂに示
すような作製される。Γ Step: The photoresist 19 is removed to produce a structure as shown in FIGS. 1A and 1B.
上記TFTを基板１０上にマトリツクス配置し、
ゲート電極バー１１とソース電極バー１６を行列
方向に延展して同一行・同一列にある各TFTの
ゲート電極とソース電極を共通接続することによ
りTFTアレイ基板が構成される。このTFTアレ
イ基板を液晶表示装置等の一方のセル基板として
利用すれば、大容量の表示情報を鮮明なる画像で
表示画面に生起させることができる。 The above TFTs are arranged in a matrix on the substrate 10,
A TFT array substrate is constructed by extending the gate electrode bar 11 and the source electrode bar 16 in the matrix direction and commonly connecting the gate electrode and source electrode of each TFT in the same row and column. If this TFT array substrate is used as one cell substrate of a liquid crystal display device or the like, a large amount of display information can be generated as a clear image on the display screen.
＜発明の効果＞
以上本発明によれば、マスク２層のみで、ゲー
ト電極の絶縁性を確保するとともに、オーミツク
コンタクトをとるための電極層を含んだTFTを
容易に製作することができる。また、TFTアレ
イ基板を製作する上で最も煩わしいマスクアライ
メント操作を１回に減少させることができる。ま
た本発明の製造方法によれば、ソース電極、ドレ
イン電極とTFT半導体膜との間にオーミツクコ
ンタクト層を介在させることができかつこのオー
ミツクコンタクト層はソース・ドレイン電極の分
割形成工程で同時にソース・ドレイン側に分離配
置されるため、特別なパターン化工程を付加する
ことなく電気的特性が良好で信頼性の高いTFT
を作製することができる。さらにTFT毎に半導
体膜が分離独立されているためクロストーク等の
発生もなく、低抵抗の半導体膜を用いてオン・オ
フ特性の良いTFTアレイを得ることができる。
このため、TFTアレイ基板の低コスト化、高歩
留化に多大な効果がある。<Effects of the Invention> According to the present invention, with only two mask layers, it is possible to easily manufacture a TFT that ensures the insulation of the gate electrode and includes an electrode layer for making ohmic contact. Furthermore, the mask alignment operation, which is the most troublesome operation in manufacturing a TFT array substrate, can be reduced to one operation. Further, according to the manufacturing method of the present invention, an ohmic contact layer can be interposed between the source electrode, the drain electrode, and the TFT semiconductor film, and this ohmic contact layer can be formed simultaneously in the step of forming the source and drain electrodes separately. Because the source and drain sides are separated, TFTs with good electrical characteristics and high reliability can be created without the need for special patterning processes.
can be created. Furthermore, since the semiconductor film is separated and independent for each TFT, there is no occurrence of crosstalk, etc., and a TFT array with good on/off characteristics can be obtained using a low-resistance semiconductor film.
Therefore, it has a great effect on reducing the cost and increasing the yield of TFT array substrates.
第１図Ａ，Ｂは本発明の１実施例の説明に供す
るTFTの平面図及びＸ−X′断面図である。第２
図Ａ，Ｂ乃至第６図Ａ，Ｂは第１図に示すTFT
の製作工程を説明する平面図及びＸ−X′断面図
である。第７図Ａ，Ｂは従来のTFTアレイ基板
を説明する平面図及びＸ−X′断面図である。
１０……ガラス基板、１１……ゲート電極バ
ー、１２……ゲート絶縁膜、１３……半導体層、
１４……電極膜、１５……陽極酸化膜、１６……
ソース電極バー、１７……ドレイン電極兼絵素電
極。
FIGS. 1A and 1B are a plan view and a sectional view taken along line X-X' of a TFT for explaining one embodiment of the present invention. Second
Figures A, B to 6 A, B are TFTs shown in Figure 1.
FIG. 2 is a plan view and a cross-sectional view taken along line X-X′ for explaining the manufacturing process. FIGS. 7A and 7B are a plan view and a sectional view taken along the line X-X' for explaining a conventional TFT array substrate. 10... Glass substrate, 11... Gate electrode bar, 12... Gate insulating film, 13... Semiconductor layer,
14... Electrode film, 15... Anodic oxide film, 16...
Source electrode bar, 17...Drain electrode and pixel electrode.
Claims (1)
ト絶縁膜となる第１の絶縁膜、半導体膜及び該半
導体膜にオーミツクコンタクトを形成するための
電極膜を連続して積層し４層膜とする工程と、 前記４層膜を連続してエツチングし前記絶縁基
板上で個別に独立した複数のパターンに成形する
工程と、 前記金属膜のパターンエツジ部のみを陽極酸化
して第２の絶縁膜を形成する工程と、 ソース・ドレイン電極及び表示電極となる透明
導電膜を堆積する工程と、 前記導電膜及び前記電極膜の順に連続してエツ
チングパターン化し、前記導電膜よりソース電極
及びドレイン電極を分割形成する工程と、を具備
して成ることを特徴とする薄膜トランジスタの製
造方法。[Claims] 1. A metal film serving as a gate electrode, a first insulating film serving as a gate insulating film, a semiconductor film, and an electrode film for forming an ohmic contact with the semiconductor film are successively formed on an insulating substrate. a step of stacking to form a four-layer film; a step of successively etching the four-layer film to form a plurality of individual patterns on the insulating substrate; and anodizing only the pattern edge portions of the metal film. a step of depositing a transparent conductive film to become a source/drain electrode and a display electrode; and a step of sequentially etching the conductive film and the electrode film to form a second insulating film, forming a second insulating film from the conductive film. 1. A method for manufacturing a thin film transistor, comprising the step of separately forming a source electrode and a drain electrode.
Priority Applications (4)
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|---|---|---|---|
| JP60027394A JPS61185724A (en) | 1985-02-13 | 1985-02-13 | Production for thin film transistor |
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| GB08603522A GB2172745B (en) | 1985-02-13 | 1986-02-13 | Method of manufacturing thin film transistor |
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Applications Claiming Priority (1)
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Publications (2)
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Family Applications (1)
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