JPH0555111A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0555111A JPH0555111A JP3210702A JP21070291A JPH0555111A JP H0555111 A JPH0555111 A JP H0555111A JP 3210702 A JP3210702 A JP 3210702A JP 21070291 A JP21070291 A JP 21070291A JP H0555111 A JPH0555111 A JP H0555111A
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- alignment mark
- scribe region
- layer
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【目的】 ステップ式投影露光装置における、レチクル
のアライメントパターンと、半導体基板に形成されてい
るアライメントマークとの位置合わせ方法の改良に関
し、簡単且つ容易に複数のレイヤーを形成する時にスク
ライブ領域に形成されたすべてのアライメントマークに
対する位置合わせ精度を補償することが可能となる半導
体装置の製造方法の提供を目的とする。 【構成】 半導体基板に形成する半導体チップの間に設
けたスクライブ領域に複数形成され、かつ互いに深度の
異なる複数のアライメントマーク1,2,3 から得られる信
号を検出し、該信号によって該アライメントマーク1,2,
3 の各々の位置の平均位置を算出する工程と、ついで、
レチクルパターンを該平均位置に位置合わせし、該レチ
クルパターンによって最上層のアライメントマークを前
記スクライブ領域に形成する工程とを有するように構成
する。
のアライメントパターンと、半導体基板に形成されてい
るアライメントマークとの位置合わせ方法の改良に関
し、簡単且つ容易に複数のレイヤーを形成する時にスク
ライブ領域に形成されたすべてのアライメントマークに
対する位置合わせ精度を補償することが可能となる半導
体装置の製造方法の提供を目的とする。 【構成】 半導体基板に形成する半導体チップの間に設
けたスクライブ領域に複数形成され、かつ互いに深度の
異なる複数のアライメントマーク1,2,3 から得られる信
号を検出し、該信号によって該アライメントマーク1,2,
3 の各々の位置の平均位置を算出する工程と、ついで、
レチクルパターンを該平均位置に位置合わせし、該レチ
クルパターンによって最上層のアライメントマークを前
記スクライブ領域に形成する工程とを有するように構成
する。
Description
【０００１】
【産業上の利用分野】本発明はステップ式投影露光装置
（以下、ステッパと略称する）における、レチクルのア
ライメントパターンと、半導体基板に形成されているア
ライメントマークとの位置合わせ方法の改良に関するも
のである。
（以下、ステッパと略称する）における、レチクルのア
ライメントパターンと、半導体基板に形成されているア
ライメントマークとの位置合わせ方法の改良に関するも
のである。
【０００２】近年の半導体装置の半導体チップのパター
ンは微細化され、これに伴いウエーハプロセスのフォト
工程における位置合わせに対しては高精度が要求される
ようになっている。
ンは微細化され、これに伴いウエーハプロセスのフォト
工程における位置合わせに対しては高精度が要求される
ようになっている。
【０００３】このため、レチクルに設けたアライメント
パターンを、それ以前に半導体基板のスクライブ領域に
形成されている別の一つのレイヤーのアライメントマー
クに対してのみ位置合わせを行うのでなく、それ以前に
半導体基板のスクライブ領域に形成されている別の複数
のレイヤーのアライメントマークに対しても位置合わせ
を行うことが必要になっている。
パターンを、それ以前に半導体基板のスクライブ領域に
形成されている別の一つのレイヤーのアライメントマー
クに対してのみ位置合わせを行うのでなく、それ以前に
半導体基板のスクライブ領域に形成されている別の複数
のレイヤーのアライメントマークに対しても位置合わせ
を行うことが必要になっている。
【０００４】以上のような状況から、レチクルに設けた
アライメントパターンを複数のレイヤーに設けたアライ
メントマークに対して位置合わせを行うことが可能とな
るステッパの位置合わせ方法が要望されている。
アライメントパターンを複数のレイヤーに設けたアライ
メントマークに対して位置合わせを行うことが可能とな
るステッパの位置合わせ方法が要望されている。
【０００５】
【従来の技術】従来の半導体装置の製造方法を、３層目
の位置合わせを２層目において半導体基板のスクライブ
領域に形成したアライメントマークに対して行う場合に
ついて図３により詳細に説明する。
の位置合わせを２層目において半導体基板のスクライブ
領域に形成したアライメントマークに対して行う場合に
ついて図３により詳細に説明する。
【０００６】図３は従来のアライメントマークを示す図
で、図３(a) は半導体基板に形成されたアライメントマ
ーク(2) の平面図、図３(b) はこのアライメントマーク
(2)の側断面図、図３(c) はこのアライメントマーク(2)
により得られるアライメント信号(2a)である。
で、図３(a) は半導体基板に形成されたアライメントマ
ーク(2) の平面図、図３(b) はこのアライメントマーク
(2)の側断面図、図３(c) はこのアライメントマーク(2)
により得られるアライメント信号(2a)である。
【０００７】２層目のレイヤーを形成する時にスクライ
ブ領域に形成した図３(a) に平面図、図３(b) に側断面
図を示すアライメントマーク２に対して位置合わせを行
う場合には、このアライメントマーク２をレーザで走査
して図３(c) に示すようなアライメント信号2aを得て、
この信号の中心2bを求め、３層目の形成の際にステッパ
の指標と位置合わせしている。
ブ領域に形成した図３(a) に平面図、図３(b) に側断面
図を示すアライメントマーク２に対して位置合わせを行
う場合には、このアライメントマーク２をレーザで走査
して図３(c) に示すようなアライメント信号2aを得て、
この信号の中心2bを求め、３層目の形成の際にステッパ
の指標と位置合わせしている。
【０００８】この場合は２層目のレイヤーを形成する時
にスクライブ領域に形成したアライメントマーク２に対
してのみ位置合わせしているため、それ以前の１層目の
レイヤーを形成する時にスクライブ領域に形成したアラ
イメントマークに対しては位置合わせができない。この
ためそれ以前の１層目のレイヤーに対する位置精度が得
られないので、２層目以外のレイヤーに対してはアライ
メントエラーが発生するのを防止することができない。
にスクライブ領域に形成したアライメントマーク２に対
してのみ位置合わせしているため、それ以前の１層目の
レイヤーを形成する時にスクライブ領域に形成したアラ
イメントマークに対しては位置合わせができない。この
ためそれ以前の１層目のレイヤーに対する位置精度が得
られないので、２層目以外のレイヤーに対してはアライ
メントエラーが発生するのを防止することができない。
【０００９】
【発明が解決しようとする課題】以上説明した従来の半
導体装置の製造方法においては、ただ一つのレイヤーを
形成する時にスクライブ領域に形成されたアライメント
マークに対してのみ位置合わせしているので、それ以外
のレイヤーを形成する時にスクライブ領域に形成された
アライメントマークに対する位置合わせ精度を補償する
ことができないという問題点があった。
導体装置の製造方法においては、ただ一つのレイヤーを
形成する時にスクライブ領域に形成されたアライメント
マークに対してのみ位置合わせしているので、それ以外
のレイヤーを形成する時にスクライブ領域に形成された
アライメントマークに対する位置合わせ精度を補償する
ことができないという問題点があった。
【００１０】本発明は以上のような状況から、簡単且つ
容易に複数のレイヤーを形成する時にスクライブ領域に
形成されたすべてのアライメントマークに対する位置合
わせ精度を補償することが可能となるステッパの位置合
わせ方法の提供を目的としたものである。
容易に複数のレイヤーを形成する時にスクライブ領域に
形成されたすべてのアライメントマークに対する位置合
わせ精度を補償することが可能となるステッパの位置合
わせ方法の提供を目的としたものである。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に形成する半導体チップの間に設
けたスクライブ領域に複数形成され、かつ互いに深度の
異なる複数のアライメントマークから得られる信号を検
出し、該信号によって該アライメントマークの各々の位
置の平均位置を算出する工程と、ついで、レチクルパタ
ーンを該平均位置に位置合わせし、該レチクルパターン
によって最上層のアライメントマークを前記スクライブ
領域に形成する工程とを有するように構成する。
造方法は、半導体基板に形成する半導体チップの間に設
けたスクライブ領域に複数形成され、かつ互いに深度の
異なる複数のアライメントマークから得られる信号を検
出し、該信号によって該アライメントマークの各々の位
置の平均位置を算出する工程と、ついで、レチクルパタ
ーンを該平均位置に位置合わせし、該レチクルパターン
によって最上層のアライメントマークを前記スクライブ
領域に形成する工程とを有するように構成する。
【００１２】
【作用】即ち本発明においては、形成しようとするレイ
ヤーのアライメントマークをスクライブ領域に形成する
時に、このアライメントマークを形成するためのレチク
ルパターンの中心と、このレイヤー以前の複数のレイヤ
ー形成時にスクライブ領域にそれぞれ形成されている複
数のアライメントマークから得られる複数のアライメン
ト信号の中心の平均位置とを位置合わせするので、この
レイヤー以前の複数のレイヤーに対する位置合わせ精度
の補償を行うことが可能となる。
ヤーのアライメントマークをスクライブ領域に形成する
時に、このアライメントマークを形成するためのレチク
ルパターンの中心と、このレイヤー以前の複数のレイヤ
ー形成時にスクライブ領域にそれぞれ形成されている複
数のアライメントマークから得られる複数のアライメン
ト信号の中心の平均位置とを位置合わせするので、この
レイヤー以前の複数のレイヤーに対する位置合わせ精度
の補償を行うことが可能となる。
【００１３】
【実施例】以下本発明の半導体装置の製造方法を、４層
目の位置合わせを１〜３層目において半導体基板のスク
ライブ領域に形成したアライメントマークに対して行う
場合について図１〜図２により詳細に説明する。
目の位置合わせを１〜３層目において半導体基板のスク
ライブ領域に形成したアライメントマークに対して行う
場合について図１〜図２により詳細に説明する。
【００１４】図１は本発明による一実施例のアライメン
トマークを示す図で、図１(a) は半導体基板のスクライ
ブ領域に形成されたアライメントマーク(1,2,3) の平面
図、図１(b) はこのアライメントマーク(1,2,3) の側断
面図、図２はこのアライメントマーク(1,2,3) により得
られるアライメント信号(1a,2a,3a)である。
トマークを示す図で、図１(a) は半導体基板のスクライ
ブ領域に形成されたアライメントマーク(1,2,3) の平面
図、図１(b) はこのアライメントマーク(1,2,3) の側断
面図、図２はこのアライメントマーク(1,2,3) により得
られるアライメント信号(1a,2a,3a)である。
【００１５】図１(a) に示す１〜３層目の各々のレイヤ
ーを形成する時にスクライブ領域に形成したアライメン
トマーク1,2,3 に対して位置合わせを行うために、この
アライメントマーク1,2,3 をレーザで走査して図２に示
すようなアライメント信号を得て、このアライメント信
号1a,2a,3aの各々の中心1b,2b,3bを求め、４層目のレイ
ヤー形成の際にこれらの中心1b,2b,3bの平均位置とステ
ッパの指標と位置合わせしている。
ーを形成する時にスクライブ領域に形成したアライメン
トマーク1,2,3 に対して位置合わせを行うために、この
アライメントマーク1,2,3 をレーザで走査して図２に示
すようなアライメント信号を得て、このアライメント信
号1a,2a,3aの各々の中心1b,2b,3bを求め、４層目のレイ
ヤー形成の際にこれらの中心1b,2b,3bの平均位置とステ
ッパの指標と位置合わせしている。
【００１６】本実施例においては、アライメントマーク
に必要な段差は 500Åであるからアライメントマーク1,
2,3 の膜厚はそれぞれ 2,000Å， 3,000Å， 4,000Åで
半導体基板のスクライブ領域に凸型で数μm ピッチで形
成されており、アライメントマーク１の材質はポリシリ
コンで、アライメントマーク２及び３の材質は燐シリケ
ートガラス（ＰＳＧ）である。
に必要な段差は 500Åであるからアライメントマーク1,
2,3 の膜厚はそれぞれ 2,000Å， 3,000Å， 4,000Åで
半導体基板のスクライブ領域に凸型で数μm ピッチで形
成されており、アライメントマーク１の材質はポリシリ
コンで、アライメントマーク２及び３の材質は燐シリケ
ートガラス（ＰＳＧ）である。
【００１７】アライメントマークの形状、材料としては
本実施例のような凸型のポリシリコンや燐シリケートガ
ラスに限定されるものではなく、スクライブ領域に形成
した各レイヤーに対応する各種の材料からなる層に設け
た 500Å以上の段差を設けた凹型のアライメントマーク
を用いることも可能である。
本実施例のような凸型のポリシリコンや燐シリケートガ
ラスに限定されるものではなく、スクライブ領域に形成
した各レイヤーに対応する各種の材料からなる層に設け
た 500Å以上の段差を設けた凹型のアライメントマーク
を用いることも可能である。
【００１８】このように現在形成しようとしているレイ
ヤーのレチクルのアライメントパターンと、それ以前に
半導体基板のスクライブ領域に形成してあるアライメン
トマークのアライメント信号の中心の平均位置とを位置
合わせするので、以前に複数のレイヤーを形成する時に
スクライブ領域に形成したアライメントマークに対する
位置精度を補償することが可能となる。
ヤーのレチクルのアライメントパターンと、それ以前に
半導体基板のスクライブ領域に形成してあるアライメン
トマークのアライメント信号の中心の平均位置とを位置
合わせするので、以前に複数のレイヤーを形成する時に
スクライブ領域に形成したアライメントマークに対する
位置精度を補償することが可能となる。
【００１９】
【発明の効果】以上の説明から明らかなように、本発明
によれば半導体基板のスクライブ領域に以前に形成され
た複数レイヤーのアライメントマークのアライメント信
号を用い、それぞれのレイヤーのアライメントパターン
とこれから形成しようとするレイヤーに用いるレチクル
のアライメントマークとを位置合わせすることが可能と
なる利点があり、著しい信頼性向上の効果が期待できる
半導体装置の製造方法の提供が可能である。
によれば半導体基板のスクライブ領域に以前に形成され
た複数レイヤーのアライメントマークのアライメント信
号を用い、それぞれのレイヤーのアライメントパターン
とこれから形成しようとするレイヤーに用いるレチクル
のアライメントマークとを位置合わせすることが可能と
なる利点があり、著しい信頼性向上の効果が期待できる
半導体装置の製造方法の提供が可能である。
【図１】 本発明による一実施例のアライメントマーク
を示す図、
を示す図、
【図２】 本発明による一実施例のアライメントマーク
(1,2,3) により得られたアライメント信号(1a,2a,3a)を
示す図、
(1,2,3) により得られたアライメント信号(1a,2a,3a)を
示す図、
【図３】 従来のアライメントマークを示す図、
１はアライメントマーク、 1aはアライメント信
号、 1bは中心、２はアライメントマーク、
2aはアライメント信号、2bは中心、３はアライメン
トマーク、 3aはアライメント信号、 3b
は中心、
号、 1bは中心、２はアライメントマーク、
2aはアライメント信号、2bは中心、３はアライメン
トマーク、 3aはアライメント信号、 3b
は中心、
Claims (1)
- 【請求項１】 半導体基板に形成する半導体チップの間
に設けたスクライブ領域に複数形成され、かつ互いに深
度の異なる複数のアライメントマークから得られる信号
を検出し、該信号によって該アライメントマークの各々
の位置の平均位置を算出する工程と、 ついで、レチクルパターンを該平均位置に位置合わせ
し、該レチクルパターンによって最上層のアライメント
マークを前記スクライブ領域に形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210702A JPH0555111A (ja) | 1991-08-22 | 1991-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210702A JPH0555111A (ja) | 1991-08-22 | 1991-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555111A true JPH0555111A (ja) | 1993-03-05 |
Family
ID=16593684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210702A Pending JPH0555111A (ja) | 1991-08-22 | 1991-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555111A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05205994A (ja) * | 1992-01-28 | 1993-08-13 | Mitsubishi Electric Corp | アライメントマーク及びこれを用いたアライメント方法 |
| JP2009146919A (ja) * | 2007-12-11 | 2009-07-02 | Oki Semiconductor Co Ltd | 露光位置決定方法 |
| WO2021015099A1 (ja) * | 2019-07-19 | 2021-01-28 | 株式会社ブイ・テクノロジー | 露光装置及び露光方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150013A (ja) * | 1988-11-30 | 1990-06-08 | Sony Corp | 露光位置合わせ方法 |
-
1991
- 1991-08-22 JP JP3210702A patent/JPH0555111A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150013A (ja) * | 1988-11-30 | 1990-06-08 | Sony Corp | 露光位置合わせ方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05205994A (ja) * | 1992-01-28 | 1993-08-13 | Mitsubishi Electric Corp | アライメントマーク及びこれを用いたアライメント方法 |
| JP2009146919A (ja) * | 2007-12-11 | 2009-07-02 | Oki Semiconductor Co Ltd | 露光位置決定方法 |
| WO2021015099A1 (ja) * | 2019-07-19 | 2021-01-28 | 株式会社ブイ・テクノロジー | 露光装置及び露光方法 |
| JP2021018324A (ja) * | 2019-07-19 | 2021-02-15 | 株式会社ブイ・テクノロジー | 露光装置及び露光方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5786267A (en) | Method of making a semiconductor wafer with alignment marks | |
| US20010055720A1 (en) | Alignment method, overlay deviation inspection method and photomask | |
| JPH0210716A (ja) | アライメント・マークの形成方法及びアライテント・マークを有する半導体ウエハ | |
| JP4528464B2 (ja) | アライメント方法、重ね合わせ検査方法及びフォトマスク | |
| US6340547B1 (en) | Method of forming circuit patterns on semiconductor wafers using two optical steppers having nonaligned imaging systems | |
| JPH0450730B2 (ja) | ||
| US6601314B2 (en) | Method of manufacturing alignment mark | |
| EP0230648B1 (en) | Method of forming an alignment mark | |
| US20040075179A1 (en) | Structural design of alignment mark | |
| JPH0555111A (ja) | 半導体装置の製造方法 | |
| US20030044057A1 (en) | Method of checking overlap accuracy of patterns on four stacked semiconductor layers | |
| JP2001351843A (ja) | フォトマスクの作成方法及びアライメント方法 | |
| JP2748029B2 (ja) | 位置合わせマーク作成方法 | |
| US5665645A (en) | Method of manufacturing a semiconductor device using reticles | |
| JPH06324475A (ja) | レチクル | |
| JPH0620909A (ja) | 露光方法及び薄膜多層基板 | |
| JPH0666240B2 (ja) | 半導体装置の製造方法 | |
| KR100614796B1 (ko) | 기판 정렬 방법 | |
| JPH1174189A (ja) | マスクの位置ずれ検出用マーク | |
| JP2000133572A (ja) | 重ね合わせ精度測定用パターン | |
| JP2977471B2 (ja) | ウエハのアラインメントマークの配置方法 | |
| JPH03191509A (ja) | 半導体装置 | |
| JPS62229944A (ja) | 位置合わせマ−クの形成方法 | |
| EP0631316A2 (en) | Semiconductor device comprising an alignment mark, method of manufacturing the same and aligning method | |
| JPH07135143A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970610 |