JPH05508037A - 端末装置とユーザプログラムとの間のデータ通信を実現するための装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 端末装置とユーザプログラムとの間の データ通信を実現するための装置および方法マイクロフィッシュアペンディクス は３つのマイクロフィッシュを含むこの出願に含まれている。マイクロフィッシ ュ番号１は９７のフレームプラス１つのテスト目的フレームの全９８フレームを 含む。マイクロフィッシュ番号２は９７のフレームプラス１つのテスト目的フレ ームの全９８フレームを含む。マイクロフィッシュ番号３は５１フレームプラス １つのテスト目的フレームの全５２フレームを含む。

この特許書類の一部分は著作権保護を受ける資料を含む。

所有者は特許庁のファイルまたは記録に現われる特許書類または特許の開示をだ れかがファクシミリ再現することに異議はないが、そうでない場合はすべての権 利を有する。

発明の分野 この発明は遠隔端末をホストコンピュータに結合させるためのインターフェース 、および特にユニックス（ＵＮＩＸＴＭ）（ＡＴ＆Ｔの登録商標である）オペレ ーティングシステムに基づくコンピュータシステムにとって特別に有用であるイ ンターフェースに関連する。

発明の背景 ユニックスオペレーティングシステムの制御下で動作するコンピュータシステム において、ユーザ端末装置は人間のオペレータに対して原理インターフェースを 与える。このインターフェースを可能な限り応答性の高いものにするために、こ れらのユーザ端末装置に対する入力および出力（、Ｉ　１０）動作は特別な技術 で取扱われる。これらの技術は一般に以下で述べるものである。より詳細な記述 はシー中ショウ（Ｃ，Ｓｈａｗ）その他による「ユニックス内部Ａシステムオペ レーションハンドブック（ＵＮＩＸＴｌ″Ｉｎｔｅｒｎａｌｓ　Ａ　Ｓ７Ｓ７５ ｆｅ　０ｐｅｒａｔｉｏｎ　Ｈａｎｄｂｏｏｋ　）　Ｊと題された。タブ・ブッ クス（Ｔａｂ　Ｂｏｏｋｓ）　、ブルー・リッジ・サミット（Ｂｌｕｅ　Ｒｉｄ ｇｅ　Ｓｕｍｍｉｔ　）　、ＰＡの本の１３１−１４５頁に含まれており、これ らの頁はここで引用により援用されている。

通常動作において、ユニックスオペレーティングシステムは各ユーザ端末装置の ために３つの文字リスト（Ｃリスト）を維持する。これらのＣリストの１つ、す なわち出力Ｃリストは表示のために端末装置に送られるべきデータを含む。第２ のＣリストである主入力Ｃリストは、ユーザ端末によって与えられるデータを生 の形で含む。このデータはキーストロークの形である。もしたとえば第１の文字 がタイプされバックスペースキーを用いることによって第２の文字に置換えられ るなら、生データは、第１のキーが押されそれに続いてバックスペースキーそし て第２のキーという表示を含むであろう。

第３のＣリスト、標準データＣリスト、は、標準的に処理されたユーザ端末から のデータを含む。標準処理はキーストロークデータを文字データに変換する。そ うする際に、標準処理はデータを固定して、バックスペース、改行およびライン 削除のようなキーストロークを編集する影響を組込む。

ユーザ端末にデータを送るまたはそれからデータを受信するリクエストに応答し て、典型的なユニックスオペレーティングシステムに基づくコンピュータシステ ムのホストプロセッサはデータを一度に１文字処理する。ホストプロセッサは各 キーストロークがユーザ端末で行なわれたときに割込まれ、そのキーストローク を生Ｃリストにロードする。キャリッジリターンキーストロークが受信された場 合、または十分な数のキーストロークが蓄積した場合、ホストプロセッサは一度 に１つキーストロークを読出して標準処理を行なう。

ユーザ端末からのＩ１０動作はホストプロセッサ上で実行している他のタスクと 比較して相対的に高い優先順位で取扱われる。これらの動作はユーザがコンピュ ータからの受入可能な応答レベルを知覚することを確実にするような態様で取扱 われる。

ユーザ端末装置を管理するこの「バンズオン」アプローチは、コンピュータの処 理資源のかなりの大部分がこれらの端末Ｉ１０動作によって独占されることを結 果としてもたらすかもしれない。この型の独占は、たとえば、多数のユーザ端末 がかなり大量のデータの表示をリクエストし、−万能の端末のユーザがその端末 にかなり大量のデータを同時に入力している場合などに発生し得る。

この問題に対する１つの解決策はいわゆる「インテリジェント」端末プロセッサ をホストシステムに結合することであった。これらのプロセッサは内部バッファ でキーストロークを集め、あるイベントが発生した場合にバッファをホストプロ セッサに送る。これらのイベントは、たとえば、キャリッジリターンキーストロ ーク、プリセット最大より大きなキーストローク間のポーズ、または予め定めら れた数のキーストロークの収集などを含み得る。これらのイベントのうちの１つ が発生したときにはいつでも、端末プロセッサは収集された文字ブロックをホス トプロセッサの生Ｃリストに転送する。ホストプロセッサはそれからキーストロ ークを標準的に処理して、標準データＣリストのための文字データを生出す。

このように、ホストプロセッサはユーザ端末からの文字ごとの割込みを取扱うと いう負担から解放されたが、ホストプロセッサは依然としてキーストローク上で 標準処理を行ない、端末を動作させるのに必要な任意の制御機能を実現化する。

加えて、ホストは依然としてたとえばデータがホストへの転送の用意ができてい ることを示す「インテリジェント」端末プロセッサによって発生された割込に応 答する。このホストと遠隔ユーザ端末との間のこの低減されたレベルのインタラ クションでさえ、全体のコンピュータシステムの外見上の性能における著しい低 減を生じ得る。

さらに、この構成においてさえ、多くのユニックスオペレーティングシステムに 基づくコンピュータシステムは、データ転送を行なうために定期的にポーリング される端末装置を取扱うことができない。これらの端末はデータ転送を制御する ための割込を発生しない。この型の端末は遠隔装置のポーリングを可能にするよ うに修正された端末１１０機能を有するユニックスオペレーティングシステムに 基づくコンピュータによって取扱われ得る。代替的に、端末とホストとの間にハ ードウェアが付加され、定期的に端末をポーリングし、かつ適当なときにホスト プロセッサへの割込をシミュレートすることが可能である。

発明の概要 この発明はユニックスオペレーティングシステムの制御下で動作するコンピュー タシステムで実施される。このコンピュータシステムはユーザ端末装置へのＩ１ ０動作を実行するためのホストプロセッサに加えて通信プロセッサを含む。通信 プロセッサはホストプロセッサと共用される一群のメモリ記憶セルに結合される 。端末１１０機能は通信プロセッサが端末からの割込を取扱い、端末によって与 えられた文字流れデータをデータバッファで保持されるデータに変換するように 通信プロセッサとホストとの間で分割される。ホストプロセッサは定期的にデー タバッファを調べ、端末によって与えられたデータをそれが利用可能になったと きにデータバッファから取出す。

この発明の他の局面に従って、メツセージ通過ファシリティの実施例はホストプ ロセッサと通信プロセッサとの間で実現化される。この実施例はその中にメツセ ージデータがホストプロセッサによって置かれる環状のキューを含む。

このメツセージデータはホストプロセッサから通信プロセッサへのタスクリクエ ストを表わす。このキューはメツセージデータを取除き、リクエストされたタス クを実行する通信プロセッサによって定期的に調べられる。通常動作においては 、ホストプロセッサと通信プロセッサとの間の割込みは何もこのメツセージ通過 ファシリティによって使用されない。

この発明のさらに他の局面に従って、コンピュータシステムは複数個の端末装置 のために状態データを維持するイベント論理を含む。この状態データは端末装置 がサービスされる順序を決定するために通信プロセッサによって使用される。こ の状態データは不必要な装置ポーリングを排除することによって通信プロセッサ の性能を著しく改良する。

図面の簡単な説明 図１はこの発明の一実施例を含むユニックスオペレーティングシステムに基づく コンピュータシステムのブロック図である。

図１ａおよび図１ｂは図１に示された通信プロセッサで使用するのに適したイベ ント論理の詳細を示すブロック図である。

図２ａは図１で示されたコンピュータシステムのプログラムされたホストプロセ ッサの外見上のアーキテクチャを例示するブロック図である。

図２ｂは図１で示されたプログラムされた通信プロセッサの外見上のアーキテク チャを例示するブロック図である。

図２０は図１で示されたコンピュータシステムで使用されるメツセージ通過ファ シリティの動作を説明するために有用なブロック図である。

図３は図１で示されたホストプロセッサの動作を説明するために有用なホストソ フトウェアオープンシステムコールのフローチャート図である。

図４は図１で示されたホストプロセッサの動作を説明するために有用なホストソ フトウェア読出システムコールのフローチャート図である。

図５は図１に示されたホストプロセッサの動作を説明するために有用なホストソ フトウェア書込システムコールのフローチャート図である。

図６は図１に示されたホストプロセッサの動作を説明するために有用なＩ１０制 御（ＩＯＣＴＬ）システムコールのフローチャート図である。

図７は図１に示されたホストプロセッサの動作を説明するために有用な発行信号 応答（ＩＳＲ）レベル信号メツセージ処理のフローチャート図である。

図８は図１に示されたホストプロセッサの動作を説明するめたに有用なホストソ フトウェアクローズシステムコールのフローチャート図である。

図９は図１に示された通信プロセッサの動作を説明するために有用なウェイトド レインメツセージに応答して実行された処理のフローチャート図である。

図１０は図１に示された通信プロセッサの動作を説明するために有用な受信サー ビスリクエストのための例証的な処理ステップのフローチャート図である。

図１１は図１に示された通信プロセッサの動作を説明するために有用な送信サー ビスリクエストを処理する際に実行される例証的なステップを例示するフローチ ャート図である。

この発明の 好ましい実施例の詳細な説明 素！ 図１に示されるコンピュータシステムの中央エレメントはホストプロセッサ１０ ２、共用メモリ１１２、通信プロセッサ１２４、直列コントローラ１４４、およ び遠隔端末１４８である。動作において、ユーザプログラムの制御下で動作する ホストプロセッサ１０２は遠隔端末１４８からデータをリクエストし、かつそれ に送信するためのデータを発生する。

このデータは１対のリングバッファ、出力リングバッファ１１４および入力リン グバッファ１１６を経て転送され、それらは特定端末が使用するためのデータ構 造１１３のセットで保持される。このコンピュータシステム上で利用可能にされ た（つまり「オープンにされた」）各端末装置１４８のための独特のセットのデ ータ構造１１３がある。

端末１４８に送られるべきデータはホストプロセッサ１０２によって出力リング バッファ１１４に置かれる。この発明のこの実施例において、出力リングバッフ ７１１４は通信プロセッサ１２４によって定期的にモニタされ、データが端末１ ４８のうちの１つでの表示に利用可能であるかどうかを判別する。通信プロセッ サが空ではない出力リングバッファ１１４を発見した場合、それはバッファ１１ ４からデータを読出し、そのデータを対応する直列コントローラ１４４を介して 適当な端末１４８に送る。

データが遠隔端末の１つで利用可能である場合、それは通信プロセッサ１２４に よって端末１４８から直列コントローラ１４４を経て転送される。このデータは 入力リングバッフ７１１６に一度に１文字ストアされる。リングバッファ１１６ にデータをストアすることに加えて、通信プロセッサ１２４は隣接バッファ１１ ８に、入力データの論理分離に関する情報をストアすることが可能である。この 情報は特定の文字（たとえばキャリッジリターンまたは改行）を受信した結果と して通常はストアされるであろうが、代替的に、それは固定数の文字が受信され たことか、またはプリセットされた量の時間が最後の文字を受信してから経過し たことを示してもよい。ホストプロセッサ１０２上で実行しているプログラムが ある論理データブロック（たとえばタイプされたライン）をリクエストした場合 、ホストプロセッサは隣接リング１１８をチェックして、リクエストされたデー タの境界を決定し、それからデータを入力リングバッファ１１６からホストロー カルメモリ１０６のメモリ場所へ転送する。これらのメモリ場所はリクエストし ているプログラムにアクセス可能である。

共用メモリ１１２における出力リングバッファ１１４、入力リングバッフ７１１ ６および隣接バッファ１１８の組合わせは、システムに接続される各端末１４８ のための、ホストプロセッサ１０２と通信プロセッサ１２４との間の割込のない データ通過ファシリティを形成する。この発明のこの実施例において、このデー タ通過ファシリティはホストプロセッサ１０２と通信プロセッサ１２４との間で メツセージを通すためのより一般的なユーティリティに広げられた。このメツセ ージ通過ファシリティはこの特定の出願で開示されるが、それは任意の２つの独 立したプロセッサ間で、または共通のプロセッサ上で実行している２つの独立し たプロセッサ間でメツセージを転送するために一般的な適用性を有する。

例証的な実施例において、メツセージリングバッファ１８２はメツセージを通信 プロセッサ１２４に送るためにホストプロセッサ１０２によって使用される。通 信プロセッサは次に応答リングバッファ１８４を使用し、メツセージをホストプ ロセッサ１０２に送る。双方のプロセッサはメツセージアレイ１８６にアクセス 可能である。この発明のこの例証的な実施例において、共用メモリ１１２にはた だ１つのメツセージリングバッファ１８２．１つの応答リングバッファ１８４お よび１つのメツセージアレイ１８６しかない。

この機構を介して転送されたメツセージの機能はリクエストを伝える、または端 末１４８へのまたはそれからのデータと直接関連しないイベントを示すことであ る。たとえば、ホストプロセッサ１０２は入力リング１１６が空であることを発 見すると、メツセージリングバッファ１８２を介して通信プロセッサ１２４にＷ ＡＩＴ　ＤＡＴＡメツセージを通知するであろう。このメツセージに応答して、 通信プロセッサ１２４はリクエストされた数の文字が対応する入力リング１１６ に置かれた場合にホストプロセッサ１０２にＷＡＩＴ　ＤＡＴＡメツセージを送 る。

このメツセージ通過スキームは端末入力および出力動作のためにホストプロセッ サ１０２上で低いオーバーヘッドを達成するためのキーである。このスキームを 使用して、ホストプロセッサはまず応答リングバッファ１８４をポーリングして 、どのイベントが発生したかを判別し、それから入力リングバッファ１１６から 戻されたメツセージに対応し得る任意のデータを転送する。

通信プロセッサによって割込まれることなくホストプロセッサ１０２が動作する ことを可能にするための代替例として、このシステムはオプションの割込ライン ＩＮＴ（図１に仮想的に示される）で構成され得る。例証的な実現化例において 、ホストプロセッサ１０２はＩ１０動作が完了する時間と比較して長い規則正し い間隔で通信プロセッサ１２４によって割込まれ得る。これらの割込はメツセー ジが応答リングバッファ１６４でベンディングである場合にのみ与えられるであ ろう。

上述のように、ホストプロセッサ１０２は通信プロセッサ１２４によって割込ま れることなく動作し得る。加えて、通信プロセッサ１２４は直列コントローラ１ ４４によって割込まれることなく動作し得る。この発明のこの実施例において、 通信プロセッサ１２４は割込駆動された環境における同一の通信プロセッサ上で 他の態様で可能であるより速い速度でより多くの直列コントローラにサービスす るために、通信プロセッサ１２４が直列コントローラをポーリングすることを可 能にする特別イベント論理１５８を含む。

詳細な説明 以下は図１−図９を参照するこの発明の例証的な実施例の詳細な説明である。こ の例証的な実施例のさらなる詳細はこの明細書のアペンディクスとして含まれる 「ＰＣ−ホスト／Ｐｃ−Ｃ０ＭＭインターフェースのためのソフトウェア設計（ Ｓｏｆｔｗａｒｅ　Ｄｅｓｉｇｎ　ｌｏｔ　ＰＣ−ｈｏｓｔ　／　Ｐｃ−Ｃ０Ｍ Ｍ　Ｉｎｔｅｒｌａｃｅ　）　Ｊと題された文献において見出され得る。

図１において、ホストＣＰＵ１０２およびホストローカルメモリ１０６はユニッ クスオペレーティングシステムに基づくオペレーティングシステムの制御下で動 作するコンピュータを構成する。ユニックスオペレーティングシステムによって 制御される典型的なコンピュータシステムにおいて、遠隔端末への入力および出 力（Ｉｌｏ）動作の初期化、終了および制御に関連する処理のすべてはホストプ ロセッサによって取扱われる。

しかしながら、この発明のこの実施例において、ホストプロセッサ１０２はデー タのブロックを送るまたは受けることにのみ関係する。実際の遠隔端末装置上で の初期化、制御および終了動作に関係する処理ステップは通信プロセッサ１２４ およびその関連するメモリ１３４によって取扱われる。

この発明のこの実施例で使用されるホストＣＰＵ１０２およびホストローカルメ モリ１０６は、インテル・コーポレーション（Ｉｎｔｅｌ　ｃｏｏｐ、　）によ って製造される８０２８６．８０３８６または８０４８６マイクロプロセツサの いずれかに基づく、多数のＩＢＭ互換性のあるパーツチルコンピュータのうちの いずれであってもよい。図１に示されるように、ホストＣＰＵ１０２を制御する ソフトウェアは通信プロセッサインターフェースソフトウェア］０４を含む。こ のソフトウェアはユニックスオペレーティングシステムに加えるものであり、通 信プロセッサとオペレーティングシステムとの間のインターフェースを与える。

２つの端末Ｉ１０データ構造はホストローカルメモリ１０８に維持されるものと して図１に例示される。ホスト端末状態構造はメツセージ通過情報ならびに様々 なホスト状態および同期フラグを含む。ホストプロセッサ１０２はまたホストロ ーカルメモリ１０６の標準ユニックスオペレーティングシステムｔｔｙ構造１１ ０を維持する。

この発明のこの実施例において、共用メモリ１１２はテキサス拳インストルメン ゛ン・コーポレーション（Ｔｅｘａｓ　Ｉｎｓｊｒｕｍｃｎｌｓ　Ｃｏｒｐ、　 ）によって製造されるＴＭＳ４２５６ＦＭＬ回路のようなデュアルポートランダ ムアクセスメモリ（ＲＡＭ）集積回路のアレイとして実現化される。これらのＲ ＡＭの内容は独立したクロック信号を使用する２つのボートの各々で読出されか つ書込まれ得る。上述のように、入力リングバッファ１１４、出力リングバッフ ７１１６、隣接リングバッファ１１８および端末状態構造は共用メモリ１１２で 維持される。このシステムに利用可能な各端末１４８のためのこれらの構造のセ ットがある。加えて、ホストプロセッサ１０２と通信プロセッサ１２４との間で タスクリクエストおよびイベントを通すためのメツセージ通過構造１８０の１つ のセットがある。

例証的な通信プロセッサはやはりインテル・コーポレーションによって製造され る８０Ｃ１８６マイクロプロセツサである。通信プロセッサローカルメモリは従 来のＲＡＭ集積回路を含み得る。例証的な直列コントローラ１４４はブロック・ インコーホレイテッド（２ｉ１ｏｇ　Ｉｎｃ、）によって製造される２８５Ｃ３ ０集積回路であり、例証的なタイマ回路１４６はインテル・コーポレーションに よって製造される８２Ｃ５４集積回路である。通信プロセッサ上で実行するプロ グラムは図１に例示される。

直列通信コントローラ（ＳＣＣ）制御プログラム１２６は直列コントローラ１４ ４のためのコマンドを発生する。

ホストインターフェース１２８は通信プロセッサ１２４を共用メモリ１１２を介 してホストプロセッサ１０２と同等にする。標準処理アルゴリズム１３０を使用 して、通信プロセッサ１２４は端末装置１４８から受信された、およびそれに送 られたキーストローク上でユニックスオペレーティングシステム標準処理を実行 する。最後に、特定の型の端末との通信を助けるために所望され得る任意のカス タムプロトコルは、通信プロセッサ１２４上で実行されるようにプログラムされ たアルゴリズム１３２によって実現化される。標準処理アルゴリズム１３０およ びカスタムプロトコル１３２は通信手順である。以下に述べられるように、これ らの手順は直列コントローラ１４４ならびにリングバッファ１１４．１１６およ び１１８と直接相互作用し、端末１４８と共用メモリ１１２との間のデータ転送 を行なう。

直列コントローラ１４４は通信プロセッサ１２４と遠隔端末装置１４８との間の データ転送インターフェースを与える。端末１４６およびイベント論理１５８は 共用メモリ１１２のリングバッファ１１４．１１６および１１８と直列コントロ ーラ１４４との間のデータのタイミングおよび移動を調整するために、標準処理 手順１３０およびカスタムプロトコル手順１３２によって使用される。

割込駆動されたシステムにおいて、コントローラ１４４およびタイマ回路１４６ は通信プロセッサ１２４に割込み、端末装置からの状態情報を与え、状態情報は たとえばキーストロークが行なわれた場合、または文字が表示された場合に利用 可能である。状態情報が比較的多数の端末に対して入手され得る場合、伴って起 こる割込は著しい性能負担を意味し得る。しかしながら、もし通信プロセッサが ポーリングスキームを使用して動作されれば、取付けられた端末装置の各々の状 態に対して直列コントローラ１４４の各々をポーリングする際に必要とされるか なりのオーバーヘッドがあるかもしれない。したがって、もし端末装置のすべて に対する状態データが多数のポーリング動作が並列して行なわれ得るように、通 信プロセッサ１２４に直接アクセス可能である構造で維持されれば、より効率的 であるかもしれない。

この目的のために、図１に示される処理システムは直列コントローラ１４４およ びタイマ回路１４６を経て端末１４８の各々の状態をモニタするイベント論理１ ５８を含む。

イベント論理１５８によって集められた状態情報は通信プロセッサ１２４によっ て処理され、通信手順１３０および１３２内のプロトコル特定ルーチンを呼出す ために使用される。

図１ａおよび図１ｂはイベント論理回路１５８がコントローラ１４４およびタイ マ１４６とともにどのように構成されるかを例示する例証的な回路のブロック図 である。図１ａは別個の続出および書込タイマが各直列チャネルに対して維持さ れる構成を例示する。図１ａにおいて、１つの直列チャネルのための回路が図示 される。５ＣＣ１６４は直列コントローラ１４４のうちの１つであり、タイマ１ ６０および１６２は図１に示されるタイマ１４６のうちの２つである。イベント 論理１５８はコントローラ１６４、送信および受信イベントコンディショナ１６ ６および１６８、ならびにタイマ１６０および１６２に結合されて、コントロー ラ１６４によって与えられた送信および受信サービスリクエスト、ならびにタイ マ回路１６０および１６２によって与えられたセットタイマおよびタイマ経過イ ベントを、チャネルのための状態ビットに変換する。

図１ａに示されるように、チャネルのための状態ビットは通信プロセッサローカ ルメモリ１３４に置かれる４つの状態レジスタ１５０．１５２．１５４および１ ５６において維持される。この発明のこの実施例において、これらのレジスタは ６つのチャネルのための状態ビットを保持する。

これらのチャネルの各々は多数の端末にサービスすることが可能である。レジス タ１５４および１５６の状態の各変化に対して、通信プロセッサ１２４はチャネ ルのうちのどれが影響されたかを判別し、影響されたチャネルのために通信手順 １３０および１３２（図１に示される）のうちの１つからルーチンを呼出す。

典型的に、別個の通信手順依存ルーチンは送信および受信リクエストのために維 持される。もし前の呼出しの間に通信手順がイベント論理を直列コントローラ１ ６４イベントとタイマイベントとの双方をモニタするように条件付けたとすれば 、それはサービスレジスタ１５４または１５６に加えて、タイムアウト状態レジ スタ１５０または１５２の対応するビットを検査するであろう。チャネルのため のタイムアウト状態レジスタの対応するビットは、直列コントローライベントか タイムアウトイベントのどちらが最初に発生したかを示す。

チャネルのための対応する状態ビットはレジスタ１５０．１５２．１５４および １５６のうちの各々の対応するビット位置に保持される。より多くの数のチャネ ルはレジスタの各々のビット位置の数を増やすことによって収容され得る。

通常動作において、通信プロセッサ１２４は送信サービスレジスタ１５４および 受信サービスレジスタ１５６を含むチャネルサービスレジスタ（Ｃ３Ｒ）１５５ を定期的にポーリングする。Ｃ３Ｒ１５５にセットされるべき１つのビットが発 見された場合、チャネルのための通信手順が呼出される。Ｃ３Ｒ１５５における ビットのセツティングは、直列コントローラ１６４ならびに／またはタイマ回路 １６０および１６２のどのイベントが発生（７たかを示す。Ｃ３Ｒ１５５の値は また通信手順１３０および１３２のうちのどのルーチンが呼出されるかを判別す る。

この論議の目的のために、直列コントローラ１６４からの２つのイベント、ＴＲ ＡＮＳＭＩＴ　（ＴＸ）ＥＭＰＴＹおよびＣＨＡＲＡＣＴＥＲＡＶＡＩＬＡＢＬ Ｅ、ならびにタイマ１６０および１６２からの１つのイベント、タイムアウト、 が考えられるであろう。ＴＸ　ＥＭＰＴＹイベントはチャネルが端末装置１４８ のうちの１つに他の文字を送る用意ができていることを示す一方で、ＣＨＡＲＡ ＣＴＥＲＡＶＡ　Ｉ　ＬＡＢＬＥ　ＥＶＥＮＴはチ＋＊ルが端末装置１４８のう ちの１つによって与えられた文字を保持していることを示す。タイムアウトイベ ントは通信手順１３０または１３２によってセットされた時間が経過したことを 示す。受信タイマ１６０は受信タイムアウトイベントを与え、送信タイマ１６２ は送信タイムアウトイベントを与える。

典型的に、送信サービスリクエストに対しては、受信サービスリクエストに対し て呼出されるのとは異なった通信手順のルーチンが呼出される。呼出されたルー チンはそれがイベント論理１５８を直列コントローライベントおよびタイマイベ ントの双方を同時にモニタするように条件付けさえしていたら、タイムアウトレ ジスタ１５０および１５２を検査するであろう。この例において、タイマレジス タ１５０および１５２て保持された値は直列コントローライベントかまたはタイ ムアウトイベントのどちらが先に発生したかを示すであろう。

図１ａに示される送信イベントコンディショナ１６８は通信プロセッサ１２４に よって４つの方法のうちの１つでセットされてもよい。第１のセツティングのた めに、送信タイマ１６２からのタイマ終了イベントは送信タイムアウトレジスタ １５０のセットビットとして現われ、直列コントローラ１６４からのＴＸ　ＥＭ ＰＴＹイベントは送信サービスレジスタ１５４のセットピットとして現われる。

イベントコンディショナ１６８の第２のセツティングによりタイマ終了イベント は送信タイムアウトレジスタ１５０および送信サービスレジスタ１５４の双方で 現われる。このセツティングを使用して、直列コントローラ１６４のＴＸＥＭＰ ＴＹイベントは取消される。第３のセツティングのために、タイマ終了イベント は送信タイムアウトレジスタ１５０のみに現われ、送信サービスレジスタ１５４ の対応するビットは常にリセットされる。第４のセツティングが使用される場合 、タイム終了イベントおよびＴＸ　ＥＭＰＴＹイベントの論理ＯＲは送信サービ スレジスタ１５４に現われる。送信タイムアウトレジスタ１５０の対応するビッ トは送信タイマ１６２のタイマ終了イベントが直列コントローラ１６４のＴＸ　 ＥＭＰＴＹイベントの前に発生しさえすればセットされる。

図１ａに示される受信イベントコンディショナ１６６もまた４つの方法でセット され得る。これらのセツティングにより受信イベント論理は送信イベントコンデ ィショナ１６８を参照して上に述べられたのと同一の態様で動作するが、受信タ イマ１６０が送信タイマ１６２の代わりに使用され、直列コントローラ１６４の ＣＨＡＲＡＣＴＥＲＡＶＡＩＬＡＢＬＥイベントがＴＸ　ＥＭＰＴＹイベントの 代わりに使用されることは除く。

図１ｂはイベント論理の代替の実現化例を示し、そこで唯一のタイマ１６０が受 信および送信リクエスト双方のために使用され、唯一のレジスタ１５２がチャネ ルタイムアウト状態を示すために使用される。図１ｂのイベント論理の動作は図 １ａのそれとわずかに異なる。図１ｂのイベントコンディショナ１６６は少なく とも４つの方法のうちの１つでセットされ得る。第１のセツティングを使用して 、タイマ終了イベントはタイムアウト状態レジスタ１５２に現われ、ＴＸ　ＥＭ ＰＴＹイベントは送信サービスレジスタ１５４に現われ、かつＣＨＡＲＡＣＴＥ ＲＡＶＡＩＬＡＢＬＥイベントは受信サービスレジスタ１５６に現われる。第２ のセツティングにより、ＣＨＡＲＡＣＴＥＲＡＶＡＩＬＡＢＬＥイベントは受信 サービスレジスタ１５６に現われ、ＴＸ　ＥＭＰＴＹイベントおよびタイマ終了 イベントの論理ＯＲは送信サービスレジスタ１５４に現われる。タイムアウトレ ジスタ１５２の対応するビットはタイマがＴＸ　ＥＭＰＴＹイベントが発生する 前に終了しさえすればセットされる。第３のセツティングのために、ＴｘＥＭＰ ＴＹイベントは送信サービスレジスタ１５４に現われ、タイマ終了イベントおよ びＣＨＡＲＡＣＴＥＲＡＶＡＩＬＡＢＬＥイベントの論理ＯＲは受信サービスレ ジスタ１５６に現われる。タイムアウトレジスタ１５２の対応するビットは、タ イマがＣＨＡＲＡＣＴＥＲＡＶＡＩＬＡＢＬＥイベントが発生する前に終了しさ えすればセットされる。第４のセツティングはＴＸ　ＥＭＰＴＹおよびＣＨＡＲ ＡＣＴＥＲＡＶＡＩＬＡＢＬＥイベントを取消す。このモードにおいて、タイマ 終了イベントはタイムアウト状態レジスタ１５２および送信サービスレジスタ１ ５４または受信サービスレジスタ１５６の適当な１つに現われる。他のサービス レジスタの対応するビットはリセットに保持される。

図２ａおよび図２ｂはそれぞれのホストプロセッサ１０２および通信プロセッサ １２４のためのシステムソフトウェアの構造の概観を与える。図３ないし図９を 参照してより詳細に説明されるこのソフトウェアは、図１、図１ａおよび図１ｂ に示されるハードウェアとともに使用するためのものである。図２ａにおいて、 ユニックスオペレーティングシステムコールインターフェース２０２はユニック スオペレーティングシステムの標準部分である。図２ａおよび図２ｂの残りのブ ロックは標準ユニックスオペレーティングシステムでは認められない。これらの ブロックは１つ以上の端末装置と通信するために標準ユニックスオペレーティン グシステムによって使用されるであろう端末装置ドライバおよび行規律モジュー ルの代わりに呼出される。

ｍ２ａおよび図２ｂに示されるシステムは以下のように動作する。ユニックスオ ペレーティングシステムの制御下で実行するユーザプログラムは、ユニックスオ ペレーティングシステムコールインターフェースを介して端末装置に１１０リク エストを発する。このリクエストはユーザプログラムファイルとして装置をオー プンもしくはクローズする、続出もしくは書込動作を実行する、または装置の機 能的特性を変える制御コマンドを発するためのものであってもよい。これらのリ クエストに応答して、システムコールインターフェース２０２は通信カードドラ イバモジュール２０４内の手順を呼出す。この手順はひいては端末１４８のため のリングバッファ管理ルーチンを呼出し、それらはメツセージ通過システム２０ ６を呼出し得る。

図２ｂに示されるように、図１の通信プロセッサ１２４は継続的にメインイベン トポールループ２１２を実行する。

このループはイベント論理１５８を使用してシステムに利用可能な様々な端末装 置の状態を定期的にチェックし、ホストプロセッサ１０２からの入来メツセージ をチェックする。入来メツセージ２１４の処理の結果またはイベント処理手順２ １８のうちの１つ（つまり通信手順１３０および１３２のルーチン）の実行の結 果は、メツセージをホストプロセッサ１０２に送り戻すための出力メツセージ通 過手順２２０の呼出しであってもよい。メツセージ処理手順２１４およびイベン ト処理手順２１８はまた様々な端末１４８のためのリングバッファデータ構造を 管理するリングバッファ管理手順２２２を呼出してもよい。

図２０はメツセージ通過ファシリティの動作を説明するために有用なブロック図 である。ホストプロセッサ１０２と通信プロセッサ１２４との間を通されるメツ セージはメツセージアレイ１８６にストアされ、それは図１に示されるメツセー ジ通過構造およびメツセージデータ構造１８０の一部である。メツセージアレイ １８６はＮ固定長メツセージとして編成される。この発明のこの実施例において 、これらのメツセージの一部はホストプロセッサ１０２に割当てられ、残りは通 信プロセッサ１２４に割当てられる。

共通メモリ１１２は２つのデータ構造を含み、それらはプロセッサ１０２および １２４によって使用されメツセージ転送を調整する。これらはメツセージリング バッファ１８２および応答リングバッファ１８４である。これらのリングバッフ ァの各々はＭ個のスロットを含み、それらはメッセージアレイ１８６におけるメ ツセージを示し得る。さらに、各々のバッファは２つのインデックス修飾変数Ｔ ＡＫＥＰＴＲおよびＰＵＴＰＴＲを含む。ＴＡＫＥＰＴＲ変数はバッファを介し て転送されたメツセージを読８すプロセッサによってとられるべき次のメツセー ジのためにバッファにおけるスロットを示しかつＰＵＴＰＴＲ変数はバッファを 介して転送されるメツセージを書込むプロセッサによって使用されるべき次のス ロットを示す。

通常のメツセージ転送のために、各々のプロセッサはメツセージのインデックス を値ＰＵＴＰＴＲによってアドレス指定されるリングバッファにおける位置で出 力メツセージリングバッファに書込み、それからＰＵＴＰＴＲを増分させる。他 のプロセッサは、その入力リングのＰＵＴＰＴＲ値がＴＡＫＥＰＴＲ値と等しく ないとき入力メツセージが利用可能であるということを検出する。メツセージエ リア１８６におけるメツセージのインデックスはＴＡＫＥＰＴＲによってアドレ ス指定されるリングバッファにおいてスロットを読出すことによって検索される 。値ＴＡＫＥＰＴＲはそれから増分されリングバッファにおいて次のインデック ス値を示す。受信プロセッサはそれからメツセージアレイ１８６におけるメツセ ージを調べかつリクエストされた動作を行なう。通常、動作はメツセージを応答 としてその出力メツセージリングバッファを使用する親プロセツサへと戻すステ ップを含む。

この発明のこの実施例において、メツセージは通信プロセッサから応答バッファ １８４を介してホストプロセッサ１０２へと通過される。こうして、応答バッフ ァ１８４のＰＵＴＰＴＲ変数は、通信プロセッサ１２４がホストプロセッサ１０ ２に対してメツセージを発生するときメツセージインデックスが書込まれるであ ろう次の応答バッファスロットへのポインタを保持する。応答バッファ１８４の ＴＡＫＥＰＴＲ変数は応答バッファ１８４におけるスロットを示し、それはホス トプロセッサ１０２によって読出されるべき次のメツセージインデックスを指す 。メツセージバッファ１８２のエントリＰＵＴＰＴＲおよびＴＡＫＥＰＴＲはホ ストプロセッサ１０２と通信プロセッサ１２４との役割が逆転することを除いて 同様に動作する。

この発明のこの実施例において、プロセッサ１０２または１２４のいずれか１つ がメツセージを読出すとき、それは受信されたメツセージによって示されたいず れかの応答が送り戻されるべく準備されるまでメツセージエントリにとどまる。

受信プロセッサはそれから応答のためにエントリを情報でいっばいにし、かつエ ントリをもとの送信プロセッサへと送る。このメツセージが送信プロセッサによ って受信されるとき、メツセージエントリが空としてマークされかつ利用可能な メツセージのキューに付加される。代替的に、もし少ない数のメツセージ型のみ が送られ得ると、送信プロセッサは異なるメツセージエントリをメツセージの型 のそれぞれに異なるものへと割当て得る。

上で説明されたメツセージ通過ファシリティは図１ないし図９において示される ものより一般的な応用を有する。

それは共用メモリ構造を有するいずれか２つのプロセッサの間でかまたは単一の プロセッサ上で実行するいずれか２つのプロセスの間でプロセスが共通メモリエ リアにアクセスし得る限りにおいて使用され得る。

出力リングバッファ１１４および入力リングバッファ１１６はこのメツセージ通 過ファシリティの応用の一例である。これらのバッファはホストプロセッサ１０ ２と通信プロセッサ１２４との間で単純な、効率のよいメツセージ転送をもたら す。この場合、転送されているメツセージは個々の文字であり、それらは端末１ ４８から受信されるかまたはそこへ転送されるかのいずれかである。メツセージ 通過ファシリティのこの応用において、メツセージバッファ１８６に対するいず れのアナログも必要とされず、なぜなら転送されるべきデータがリングバッファ のスロット内へと直接ストアされ得るからである。メツセージ通過ファシリティ のこの応用はメツセージ通過構造、メツセージ通過構造１８０においていずれの アナログも有さない隣接リングバッファ１１８を含む。リング１１８における値 は入力リングバッフ７１１６におけるデータにキーボード入力される。隣接リン グバッファ１１８におけるエントリの各々は入力バッファスロットナンバーを含 み、それは入力リングバッファ１１６においてデータの論理的分離を示す。この 発明の実施例において、たとえばこれらのポインタは標準的に処理されているデ ータに対してラインの終端を示し、かつ文字制限または時間制限が化モードにお いて転送されているデータのために到達された文字を示す。標準的に処理された データに対して、隣接リングバッファ１１８における情報はホストプロセッサに よって使用され特定文字（たとえばキャリッジリターン）を同定する。こうして 、ホストプロセッサ１０２がこれられの文字の存在のために各々のメツセージに おいてデータを走査することは必要とされない。

図３ないし図８は様々な型のＩ１０１００ための図１に示されるホストプロセッ サ１０２において行なわれた動作を示すフローチャート図である。図３はリモー ト端末ファイルをオープンする動作を示す。この動作はオープンリクエストがユ ーザプログラムからユニックスオペレーティングシステムコールインターフェー ス２０２によって受信されるとき開始される。この初期設定は図３のステップ３ ０２に対応する。ステップ３０４において、ホストプロセッサ１０２はローカル メモリ領域１０６においてホスト端末状態構造１０８をチェックしリクエストさ れた端末ファイルが既にオープンであるかどうかを決定する。もしそうでなけれ ば、ステップ３０６において、ホストプロセッサ１０２は端末ファイルがオープ ンされることをリクエストする通信プロセッサ１２４に対してメツセージを出す 。ステップ３０８において、ホストプロセッサはオープンシステムコールプロセ スをスリープさせオープンリクエストへの応答を待つ。このプロセスがスリープ 状態にある間に、ホストプロセッサ１０２が他のプロセスを実行し得る。

オープンリクエストに応答して、通信プロセッサ１２４は新しくオープンされた 端末のために新しい端末状態構造１２０を発生し、新しいリングバッファ１１４ ．１１６および１１８を新しい端末に対して割当て、端末が結合されるチャネル に対して直列コントローラ（ＳＣＣ）を開始させ（もしこのチャネルがまだ活性 状態でなければ）かつもとのオープンメツセージをホストプロセッサ１０２に対 して戻し、それによって端末ファイルがオープンされていたということを示す。

通信プロセッサ１２４からのオープンメツセージがステップ３１０においてホス トプロセッサ１０２によって受信されるとき、ホストプロセッサはステップ３１ ０でオープンシステムコールプロセスを起こしかつ新しくオープンされた端末フ ァイルのためにホスト端末状態構造１０８においてホスト端末状態エントリを開 始させる。

ステップ３１２において、ホストプロセッサ１０２はそれがキャリアの存在をチ ェックすべきかどうか、すなわちそれが端末がオン−ラインであることをチェッ クすべきかどうかを決定する。このテストはユニックスオペレーティングシステ ムコールインターフェース２０２を介してなされたオープンシステムコールにお けるフラグセットに基づく。いくつかの型の端末装置たとえばモデムに対して、 キャリアの初期設定がホストプロセッサ１０２に関して実行するプログラムによ って制御される。もしステップ３１２においてオープンシステムコールプロセス がキャリアを確立すべきでないと決定されると、プロセスはステップ３２０で完 了しかつ制御はリクエストをもたらしたユーザプログラムへと戻される。

もし、しかしながら、ステップ３１２において、オープンシステムコールがキャ リアを確立すべきであると決定されると、制御はステップ３１４に転送され、こ こでホストプロセッサ１０２は共用メモリ１１２において端末状態構造１２０を 調べ、キャリアが端末に対して呈されるかどうかを決定する。もしそうであれば 、プロセスはステップ３２０に分岐しかつ終了する。もしそうでなければ、プロ セスはステップ３１６に分岐し、ウェイトキャリアメツセージを通信プロセッサ １２４に対して発し、かつ、ステップ３１８においてスリープされ応答を待つ。

このメツセージに対する通常の応答は通信プロセッサ１２４が適当な５ＣＣ１４ ４をキャリアが呈されるかどうかを決定するように条件付け、かつキャリアが確 立されていたとき、ウェイトキャリアメツセージをホストプロセッサ１０２へと 送信し戻すように条件付けるようなものであろう。しかしながら、たとえばハー ドウェア障害に起因して、キャリアが端末のために決して確立されないというこ とが起こり得る。この場合に、システムオペレータはタスクを終了したがるかも しれない。この型の終了はスリープしているオープンシステムコールプロセスが プロセス終了をリクエストするユニックスオペレーティングシステムからの信号 で起こされることを引起こすであろう。この信号に応答して、プロセスはステッ プ３２２において、ウェイト取消キャリアメツセージを発し、通信プロセッサ１ ２４からのエントリをクリアし、ステップ３２４において、エントリがクリアさ れたということを示す応答を待ち、かつ制御をステップ３２６でユーザプログラ ムへと戻す。　図４は図２ａにおいて示されたユニックスオペレーティングシス テムコールインターフェース２０２を介して与えられた読出システムコールに応 答してホストプロセッサ１０２によって行なわれたステップを示すフローチャー ト図である。

図４において、読出システムコールはステップ４０２においてシステムコールイ ンターフェース２０２から受信される。第１のステップ４０４は隣接リングバッ ファ１１８にエントリが存在するかどうかを決定する。もし隣接リングエントリ が存在すると、データはステップ４１８および４２０において人力リングバッフ ァ１１６の変数ＴＡＫＥＰＴＲによって示されるスロットから隣接リングバッフ ァ１１８においてエントリによってアドレス指定されるスロットまで転送される 。ステップ４２２において、隣接リングバッファ１１８の変数ＴＡＫＥＰＴＲは 進められかつ入力リングバッファ１１６の変数ＴＡＫＥＰＴＲは隣接リングバッ ファ１１８から元来検索されるアドレス値に設定される。次に、ステップ４２４ において、読出動作が完了しかつ制御がユーザプログラムへと戻される。

もし、ステップ４０４において、隣接リングが空であれば、続出システムコール プロセスがステップ４０６を呼出し、端末装置が生モードにおいて動作するかど うかを決定する。この情報は図１に示されたホストローカルメモリ１０６のｔｔ ｙ状態構造１１０に含まれる。もし端末が生モードにおいて動作していなければ 、プロセスはステップ４１４において通信プロセッサ１２４に対してウェイトデ ータメツセージを発し、かつステップ４１６においてスリープされ、応答を待つ 。

エントリが隣接リングバッファ１１８において行なわれることを引起こすデータ がもし端末１４８によって与えられるとかつ与えられたとき、続出システムコー ルプロセスが起こされかつ制御が上で説明されたステップ４１８に転送される。

もし、プロセスがスリープしたままでデータを待つ間に、プロセスを始めたユー ザプログラムが終了されると、スリープしているプロセスが示されたように終了 信号で割込まれ得る。この場合において、ホストプロセッサ１０２上で実行する 続出システムコールプロセスがステップ４２６で通信プロセッサ１２４に対して ウェイト取消データメツセージを発し、ステップ４２８で応答を待ち、かつ制御 をステップ４２４でユーザプログラムに戻す。

もし、ステップ４０６において、端末が生モードにおいて動作されていると決定 されると、ステップ４０８が実行され入力リングバッファにおける文字の数が生 モード端未読出動作に対して転送される文字の最小の数であるＶＭＩＮよりも大 きいかどうかを決定する。もしそうであれば、入力リングバッファ１１６におけ るデータはユーザバッファにコピーされ、変数ＴＡＫＥＰＴＲが入力リングバッ ファから取除かれた文字の数だけ増分されかつ制御がステップ４１２でユーザに 戻される。もし、ステップ４０８において、メツセージにおける文字の数がＶＭ ＩＮよりも少なければ、制御は上で説明されたステップ４１４に転送される。

図５は図２ａにおいて示されるユニックスオペレーティングシステムホストシス テムコールインターフェース２０２を介してリクエストされた書込システムコー ルに応答してホストプロセッサ１０２によって行なわれるステップを示す。ステ ップ５０２においてリクエストが受信されると、プロセッサ１０２は書込まれる べきデータのために出力リングバッファ１１４において十分な利用可能なスペー スがあるかどうかをステップ５０４において決定する。もしそうであれば、デー タはユーザバッファから出力リングバッファの変数ＰＵＴＰＴＲによってアドレ ス指定されたスロットで起動する出力リングバッファへとコピーされる。データ がリングバッファ１１４にロードされたとき、ＰＵＴＰＴＲは増分され次の利用 可能なスロットを指す。ステップ５１０に従って、制御がステップ５１２でユー ザプログラムに戻される。

もしステップ５０４において不十分なスペースが出力リングバッファ１１４にお いて発見されると、ステップ５０６において書込システムコールプロセスがウェ イトドレインメツセージを通信プロセッサ１２４に発行する。ステップ５０８に おいて、プロセスはスリープされウェイトドレインメツセージへの応答を待つ。

通信プロセッサが端末に対して十分なデータを転送し、それによって出力リング バッファ１１４における予め定められた数のスロットが空らになると、それはウ ェイトドレインメツセージをホストプロセッサ１０２に戻す。このメツセージは 、プロセッサがスリープしている書込システムコールプロセスを起こしかつ制御 を上で説明されたステップ５１０に転送することを条件付ける。

ステップ５１４．５１６および５１８はスリープしている書込システムコールプ ロセスがユニックスオペレーティングシステムからの信号によって起こされると き、ホストプロセッサ１０２によって行なわれる処理を示す。この信号はたとえ ばユーザプロセスが終了されたということを示し得る。ウェイトドレインメツセ ージに応答して通信プロセッサ１２４によって行なわれた処理は図９を参照して 以下に説明される。

図６は図２ａにおいて示されたユニックスオペレーティングシステムコールイン ターフェース２０２を介して呼出されたＩ１０制御（ＩＯＣＴＬ）システムコー ルに応答してホストプロセッサ１０２によって行なわれるステップを示す。この 発明のこの実施例において、■０ＣＴＬシステムコールはＩ１０装置の状態を決 定し、その特性を変化させるかまたはそれに関して特定機能を行なうかのいずれ かのために使用される。単に装置の状態を質問するコールはＴＣＧＥＴＡコール と呼ばれかつ装置の特性を変化させることを企てるコールはＴＣ８ＥＴＡコール と呼ばれる。ＴＣ３ＢＲＫ、ＴＣＸＯＮＣおよびＴＣＦＬＵＳＨのような他のコ ールはラインブレーク、フロー制御およびバッファフラッシングのような特定制 御機能をそれぞれに行なう。

１０ＣＴＬシステムコールがステップ６０２で受信された後、ステップ６０４が 実行され、それがＴＣＧＥＴＡコールかまたはＴＣ８ＥＴＡコールかを決定する 。もしそれがＴＣＧＥＴＡコールであれば、ホストプロセッサ１０２は適切な状 態エントリをホストローカルメモリ１０６におけるｔｔｙ構造１１０からユーザ バッファ領域へとコピーしかつ制御をユーザプログラムへと戻す。

もし、しかしながら、コールがＴＣ３ＥＴＡコールまたは特定機能コールであれ ば、プロセッサ１０２はステップ６１０においてｌ０ＣＴＬメツセージを発生し かつそれを通信プロセッサ１２４に送る。ステップ６１２において、ｌ０ＣＴＬ システムコールプロセスがスリープされ通信プロセッサからの応答を待つ。応答 が受信されると、ｌ０ＣＴＬシステムコールプロセスが起こされかつ、ステップ ６１４において、制御がユーザプログラムへと戻される。ｌ０ＣＴＬメツセージ に応答して、通信プロセッサは端末の状態を変化させるためにかまたはリクエス トされたように特定機能を行なうために必要なステップを行なう。これらのステ ップは使用される通信手順、直列コントローラおよび端末装置の型に依存する。

図７は通信プロセッサ１２４から受信されたＩＳＲ信号メツセージに応答してホ ストプロセッサ１０２によって行なわれたステップを示すフローチャート図であ る。たとえ゛ばキル（ｋｉｌｌ）文字またはブレイク（ｂ＋ｅｘｋ　）文字が通 信プロセッサ１２４におけるキーストロークデータの標準処理の間に現われるか またはキャリアの降下が検出されるときに、これらのメツセージが発生され得る 。

図７において、信号メツセージがステップ７０４において通信プロセッサ１２４ から受信される。ステップ７０６において、ホストプロセッサはメツセージを評 価しかつ信号を適当なプロセス群へと送信する。これらの信号は例外を示すそれ ぞれのプロセス群を起こす。信号が群において各々のプロセスによっていかに取 扱われるかということは特定プロセスに依存する。ステップ７０８において、信 号が受信されたということを示しかつメツセージを戻すために、ホストプロセッ サ１０２は適当な信号応答メツセージを通信プロセッサ１２４に発する。ステッ プ７１０において、制御がユーザプログラムに戻される。

図８は図２ａのユニックスオペレーティングシステムコールインターフェース２ ０２からのクローズシステムコールに応答してホストプロセッサ１０２によって 行なわれるステップのフローチャート図である。このシステムコールがステップ ８０２で受信された後、プロセッサ１０２は出力リングバッファ１１４をチェッ クしそれが空であるかどうかを決定する。もしバッファが空であれば、端末に転 送されるべきいずれのデータもはや存在しない。この場合、プロセッサ１０２は ステップ８１０において端末のためのクローズメツセージを通信プロセッサ１２ ４に対して発し、ステップ８１２においてクローズシステムコールプロセスをス リープさせ応答を待つ。応答がプロセッサ１２４から受信されると、ホストプロ セッサはクローズシステムコールプロセスを起こし、それは制御をステップ８１ ４でユーザプロセスに戻す。

クローズメツセージに応答して、通信プロセッサ１２４は直列コントローラ１４ ４のうちの適当な１つがキャリアを端末装置に落とし、出力リングバッファ１１ ４、入力リングバッファ１１６および隣接リングバッファ１１８の割当を解除し 、共用メモリ１１２において端末のために端末状態構造の割当を解除しかつクロ ーズメツセージをホストプロセッサ１０２に戻すように信号を送る。もしステッ プ８０４において、出力リングバッファが空でなければ、ホストプロセッサ１０ ２はステップ８０６において通信プロセッサ１２４に対してウェイトドレインメ ツセージを発し、かつステップ８０８においてプロセッサ１２４が応答するまで クローズシステムコールプロセスをスリープさせる。

このウェイトドレインメツセージは通信プロセッサ１２４に出力リングバッファ １１４が空になるまで待つように告げる。ホストプロセッサ１０２が通信プロセ ッサ１２４から応答を受取ったとき、それはクローズシステムコールプロセスを 起こしかつ制御を上で説明されたステップ８１０に転送する。

もしステップ８０８でスリープしているクローズシステムコールプロセスがユニ ックスオペレーティングシステムからの信号メツセージによって起こされると、 ホストプロセッサがステップ８１６においてウェイト取消しドレインメツセージ を発し、プロセッサ１２４から残っているメツセージをクリアしかつクローズシ ステムコールプロセスをスリープさせ応答を待つ。応答が受信されるとき、クロ ーズプロセスが起こされかつ制御が上で説明されたステップ８１０に転送される 。

図９、図１０および図１１は通信プロセッサ１２４によって行なわれる処理ステ ップを示すフローチャート図である。図９において示されたプログラムは無限ル ープであり、ここでは送信サービスレジスタ１５４および受信サービスレジスタ １５６（双方が図１ａおよび図１ｂにおいて示される）において対応するピット が処理が必要とされているということを示すとき端末装置が処理される。

図９のフローチャートにおいて示されるように、ループにおける第１のステップ ９０２はメツセージリングバッファ１８２に対して変数ＰＵＴＰＴＲおよびＴＡ ＫＥＰＴＲを比較しメツセージリングが空であるかどうかを決定する。

もしメツセージリングが空でなければ、ステップ９０４が実行されＴＡＫＥＰＴ Ｒによってアドレス指定されたメツセージをメツセージアレイ１８６から検索し かつそのメツセージを処理する。それらは、たとえば端末装置１４８のいずれか に対するオープン、クローズまたはｌ０ＣＴＬメツセージであり得る。オープン 、クローズおよびｌ０ＣＴＬメツセージを処理する際に通信プロセッサ１２４に よって行なわれるステップは図３、図８および図６を参照してそれぞれに上で説 明される。

メツセージが処理された後、あるいはもしメツセージリングバッファ１８２が空 であったとすれば、通信プロセッサ１２４はステップ９０６で受信サービスレジ スタ１５６・を調べかつレジスタ１５６においてセットピットによって表わされ た各々のチャネルに対して図１０において示された機能を行なう。

受信サービスリクエストのすべてが取扱われた後、通信プロセッサ１２４はステ ップ９０８を実行し送信サービスリクエストを取扱う。このステップは送信サー ビスレジスタ１５４を調べるステップとレジスタ１５４においてセットピットに よって表わされた各々のチャネルに対して図１１に示されたステップを行なうス テップとを含む。

ステップ９０８の後、通信プロセッサ１２４は分岐してステップ９０２へと戻り 、いずれかの新しいメツセージがメツセージリングバッファ１８２内へと入力さ れたがどうかを決定する。もしステップ９０６またはステップ９０８においてそ れぞれの受信サービスレジスタ１５６または送信サービスレジスタ１５４がいず れのピットセットも有さないということが発見されると、制御がプログラムにお ける次のステップへと直接通過する。こうして、受信および送信サービスレジス タ１５６および１５４は通信プロセッサ１２４のオーバーヘッドをそれがサービ スされる必要のあるそれらの装置のみをポーリングしかつサービスすることを可 能にすることよって大いに減少させる。さらに典型的なポーリングスキームにお いて、各々の端末装置１４８はループを介して各々のパスにおいてポーリングさ れ、サービスされる必要があるかどうかを決定するであろう。

図１０は受信サービスリクエストのための例示的な処理ステップを示す。示され たステップは図１において示された標準処理手順１３０によって行なわれたもの を示す。これらのステップはＴＴＹプロトコルに対応する端末装置の取扱いを説 明する。使用された端末装置の型に依存する変形テ、このフローチャート図もま たカスタムプロトコル手順１３２のような他の通信手順によってなされたステッ プを表わす。

受信サービス処理は受信サービスレジスタ１５６においてそれらの対応するビッ トセットを有するチャネルに対してのみ行なわれる。例示的な受信サービス処理 手順における第１のステップ１００２は図１ｂにおけるチャネルタイマ１６０が 終了したかどうかを決定する。もしそれが終了していなければ、ステップ１００ ４．１００６および１００８が実行され、それはチャネルに相関のＳｃｃからキ ーストロークをとり、それを標準処理アルゴリズムに与え、それからそれを入力 リングバッファ内へと置く。ステップ１００６でなされた標準処理はたとえばバ ックスペース文字に応答するＰＵＴＰＴＲにおける値の減分、またはライン削除 文字に応答しての隣接バッファ１１８のトップエントリに保持された値へのＰＵ ＴＰＴＲのリセットを含み得る。もし端末が生モードにおいて動作されていると すれば、標準処理アルゴリズムが取消される。

もし、標準処理の後、文字が入力リングバッファ１１６に付加されると、ステッ プ１００８はバッファ１１６のＰＵＴＰＴＲ変数によって示されるスロットで入 力リングバッファ１１６に文字を付加し、かっＰＵＴＰＴＲを増分させ、次のス ロットをバッファにおいてアドレス指定する。

ステップ１００８を実行した後、通信プロセッサはステップ１０１０において人 力リングバッファに置かれた文字がライン（Ｅ　ＯＬ）終端の文字であるかまた はこの文字でプリセットの最小限の数の文字（ＶＭＩＮ）が入力リングバッファ １１６においてストアされるかどうかを決定する。

もしこれらの条件のうちのいずれもがかなえられなければ、制御はステップ１０ １８に転送され、それはこのチャネルに対しての受信サービス処理を終了する。

もし、ステップ１００２において、チャネルタイマ１６０が終了すると、それは ステップ１００３においてリセットされるかまたは再び起動される。タイマのリ セットもまたチャネル受信サービスレジスタ１５６においてビットをリセットす る。もしチャネルタイマ１６０が終了したかまたはステップ１０１０においてＥ ＯＬもしくはＶＭＩＮ条件が適えられたとすれば、制御がステップ１ｏ１２へと 転送され、ここで入力リングバッファ１１６の変数ＰＵＴＰＴＲに保持された値 が隣接リングバッファ１１８内へと入力される。次に、ステップ１０１４におい て、通信プロセッサ１２４はチャネルのために残っているウェイトデータメツセ ージが存在するということを端末プロトコル状態１３８が示すかどうかを決定す る。もしそうであれば、つエイトデータメツセージはホストプロセッサ１０２に 戻され、ウェイティングプロセスを起こす。上で説明されたように、起こされて いる間、プロセスは入力リングバッファにおけるデータを変数ＴＡＫＥＰＴＲに よって示されたスロットから隣接バッファ１１８において新しく付加されたエン トリによって示されたスロットまで持っていくがそれらを含みはしない。ウェイ トデータメツセージが戻された後かまたはもしいずれの残っているウェイトデー タメツセージも存在しなければ、プロセッサ１２４はステップ１０１８へと分岐 する。

もし他のチャネルビットが受信サービスレジスタ１５６において設定されると、 プログラムはステップ１０２０で分岐しステップ１００２へと戻り、残っている 受信サービスリクエストを有する各々のチャネルを処理する。ステップ１００２ へと戻る分岐はサービスされるべき次のチャネルに接続された装置の型に依存す る異なる通信手順の起点へのものとなり得るであろう。もしいずれの他のビット もレジスタ１５６において設定されなければ、ステップ１０２２が実行され、そ れは受信サービスリクエスト処理を終了させる。

図１１は送信サービスリクエストを処理する際に行なわれる例示的なステップを 示すフローチャート図である。示されるステップは図１の標準処理手順１３０に よって行なわれるものに対応する。使用される端末装置の型に依存する変形で、 このフローチャート図もまたカスタムプロトコル手順１３２のような他の通信手 順によって行なわれるステップを表わす。送信サービス処理は送信サービスレジ スタ１５４において設定されたそれらの対応するビットを有するチャネルのため にのみ行なわれる。

送信リクエストをサービスすることにおける第１のステップ１１０２はチャネル 上の活性装置のための出力リングバッファ１１４が装置に送信されるべきデータ を含むかどうかを決定する。もしそうであれば（すなわちもし出力リングバッフ ァ１１４が空でなければ）、ステップ１１０４．１１０６および１１０８が実行 される。これらのステップは出力リング１１４から文字を取り、それを標準処理 アルゴリズムに与えかつ端末装置での表示のために標準的に処理された文字を直 列コントローラ１４４に送る。ステップ１１０６で行なわれた標準処理はたとえ ばタブ文字を多数のスペース文字へと拡張するステップを含み得る。もし端末装 置が生モードにおいて動作されていると、標準処理アルゴリズムが取消される。

ステップ１１０４は出力リングバッファ１１４のためにＴＡＫＥＰＴＲを増分さ せるステップを含む。ステップ１１０８の後、通信プロセッサ１２４はステップ １１１０でプロトコル状態１３８をチェックしウェイトドレインメツセージがこ の端末のために残っているかどうかを決定する。

もしそうであれば、ステップ１１１２が実行され十分な数の文字が出力バッファ １１４から排出されたかどうかを決定する。もしそうであれば、プロセッサ１２ ４はウェイトドレインメツセージをホストプロセッサ１０２へと送信し戻す。上 で説明されたように、このメツセージに応答して、ホストプロセッサ１０２は一 連の文字を出力リングバッファ１１４に付加するであろう。

ステップ１１１２の後、またはステップ１１１０の後、もしいずれの残っている ウェイトドレインメツセージも存在しなければ、またステップ１１０２の後、も しリクエストチャネルのための出力リングバッファ１１４が空であれば、プロセ ッサ１２４はステップ１１１４に分岐する。ステップ１１１６で、プロセッサは ステップ１１０２へと分岐し送信サービスレジスタ１５４においてピットセット を有する次のチャネルを処理する。ステップ１１０２へと戻る分岐はサービスさ れるべき次のチャネルに接続された装置の型に依存する異なる通信手順の起点へ のものとなり得るであろう。セットピットに対応するすべてのチャネルが処理さ れたとき、ステップ１１１８が実行され、それは送信サービスリクエスト処理を 終了させる。図９に示されるメインイベントポールループは、それからステップ ９０８からステップ９０２へと分岐し受信および送信サービスリクエストが処理 されている間に到達し得たであろういずれのメツセージをも処理する。

ユニックスオペレーティングシステムのための例示的な端末装置インターフェー スが説明されてきた。装置インターフェースはホストプロセッサによって通常行 なわれる機能をホストプロセッサによって行なわれる１組の機能および専用の通 信プロセッサによって行なわれるセットへと分割する。新規のメツセージ通過フ ァシリティが使用されホストと通信プロセッサとをリンクし、それによってメツ セージがコピーされることなしに不均等なプロセッサの間で転送され得る。端末 装置状態データが維持され通信プロセッサによってデータ転送の取扱いを容易に する。

この発明が例示的な実施例に関して説明されてきたが、それが添付の請求の範囲 の真意および範囲内で上で概説されたように実行され得るということか考慮され る。

、ホズトソ７Ｆへアγ−Ａ九ダキ 石１イ言ブロビンプンクトつ譬ア　７−今チクイヤ２小ズ１−ンノトウェアオー ガソンズＺ４コー１しホストックトウーアｇを・止・レジ２％、ｌ：Ｉ−ＩＬ／ Ｌイ客プロと、／ブメイ／刃で−１しル−ブ要約 ユニックス（ユニックスはユエックス・システム・ラボラトリーズ・インコーホ レイテッドの登録商標である）オペレーティングシステムの制御の下で動作する 計算機システムにおいて人力／出力（Ｉ　１０）動作を実現するための装置はメ インまたはホストプロセッサ（１０２）に加えて専用の通信プロセッサ（１２４ ）を含む。これらの２つのプロセッサは各々のプロセッサ（図１）によって独立 してアクセスされ得る共用メモリ（１１２）を介して通信する。

端末Ｉ１０ドライバおよびライン規律モジュールによって行なわれた機能がホス ト（１０２）および通信プロセッサ（１２４）の間で分割される。通信プロセッ サ（１２４）は端末１１０装置（１４８）から受信されたデータのすべての標準 処理を行なう。それはまた各々の端末Ｉ１０装置（１４８）の瞬時状態を示すデ ータ構造を維持する。このデータ構造を使用することによって、通信プロセッサ は実質的に割込みのない環境において動作することが可能であり、状態データ構 造においてサービスを必要とす・るとして示されるＩ１０装置のみをポーリング する。共用メモリにおけるメツセージファシリティはプロセッサ（１０２，１２ ４）間の通信を制御する。各々のプロセッサはメツセージを専用の環状キューを 介して他のものへと送信する。メツセージを受信するために、プロセッサは他の プロセッサの送信キューを調べる。応答メツセージかもとのメツセージのために 使用されたものと同じメツセージバッファを使用して送信プロセッサへと送り戻 される。

、　−ＰＣＴ／ＵＳ　９１１０４０９３国際謂査報告

Claims (15)

【特許請求の範囲】
1. １．ユニックスオペレーティングシステムに基づくオペレーティングシステムの 制御の下で動作されるべく構成され、かつ複数個の端末入力／出力（Ｉ／Ｏ）装 置を含む計算機システムにおいて、前記複数個の端末装置と前記計算機システム に関して実行するユーザプログラムとの間でのデータ通信を実現化するための装 置であって、前記装置は、入力リングバッファデータ構造と、 前記複数個の端末装置に結合されかつそれによって与えられたサービスリクエス ト信号に応答して前記複数個の端末装置のうちの１つによって与えられたデータ を前記入力リングバッファデータ構造内へと収集するための手段を含む通信プロ セッサ手段と、 前記入力リングバッファデータ構造に結合され、前記入力リングバッファデータ 構造を調べ前記端末装置によって与えられたデータをそれが利用可能になるとき に検索するための手段を含むホストプロセッサ手段とを含む装置。
2. ２．出力リングデータ構造をさらに含み、前記ホストプロセッサ手段が前記出力 リングデータ構造に結合され、前記複数個の端末装置のうちの前記１つに送信さ れるべきデータを前記出力リングバッファデータ構造内へとロードするための手 段をさらに含み、前記通信プロセッサ手段が前記複数個の端末装置のうちの前記 １つによって与えられたサービスリクエスト信号に応答しデータを前記出力リン グデータ構造から前記複数個の端末装置のうちの前記１つへと転送するための手 段をさらに含む、請求項１に記載のデータ通信装置。
3. ３．前記ホストプロセッサ手段が前記複数個の端末装置のうちの前記１つからウ ェイトーデータメッセージリクエストデータを発生するための手段と、 前記通信プロセッサ手段によって与えられた応答メッセージに応答し入力リング バッファデータ構造においてリクエストされたデータをアクセスするための手段 とをさらに含み、 前記通信プロセッサ手段が前記ホストプロセッサによって与えられたウェイトー データメッセージに応答し前記複数個の端末装置のうちの前記１つから累積され たデータを監視し前記ホストプロセッサ手段に対して応答メッセージを発生する ための手段をさらに含む、請求項２に記載のデータ通信装置。
4. ４．前記ホストプロセッサ手段および前記通信プロセッサ手段に結合され前記ウ ェイトーデータメッセージおよび前記入力リングバッファデータ構造を保持する ための共用メモリ手段をさらに含み、前記ホストプロセッサ手段および前記通信 プロセッサ手段が前記共用メモリ手段を直接アクセスする、請求項３に記載の装 置。
5. ５．前記ホストプロセッサ手段が、 ホストプロセッサ手段がデータの総量を前記出力リングバッファデータ構造内へ とロードすることを待っているということを示すウェイトードレインメッセージ を発生するための手段と、 前記通信プロセッサによって与えられたさらなる応答メッセージに応答してデー タを前記出力リングバッファデータ構造内へとロードするための手段とをさらに 含み、前記通信プロセッサが、 前記ウェイトードレインメッセージに応答し出力リングバッファ手段から前記複 数個の端末装置のうちの前記１つに与えられたデータを監視しホストプロセッサ 手段によって与えられるべきデータの量を収容するために十分なスペースが出力 リングバッファ手段内で利用可能であるときを決定する手段と、 出力リンクバッファデータ構造におけるスペースが利用可能であるとき前記さら なる応答メッセージをホストプロセッサ手段へと発生するための手段とを含む、 請求項４に記載の装置。
6. ６．前記共用メモリ手段が、 前記ウェイトーデータメッセージ、前記ウェイトードレインメッセージ、前記応 答メッセージおよび前記さらなる応答メッセージを保持するためのメッセージ記 憶手段と、前記ウェイトーデータおよびウェイトードレインメッセージヘのそれ ぞれのポインタを保持するための入力入力メッセージポインタ手段と、 前記応答およびさらなる応答メッセージヘのポインタを保持するための出力メッ セージポインタ手段とを含み、前記通信プロセッサ手段が前記入力メッセージポ インタ手段を調べ前記ウェイトーデータおよびウェイトードレインメッセージに アクセスし、前記ホストプロセッサ手段が前記出力メッセージポインタ手段を調 べ前記応答メッセージおよび前記さらなる応答メッセージにアクセスする、請求 項５に記載の装置。
7. ７．隣接リングバッファデータ構造をさらに含み、前記通信プロセッサ手段が、 境界決めデータ値のための前記１つの端末装置によって与えられたデータを監視 するための手段と、入力リングバッファデータ構造における前記境界決めデータ 値の位置を示すポインタを隣接リングバッファデータ構造内へと入力するための 手段とをさらに含み、前記ホストプロセッサ手段が前記隣接リングバッファデー タ構造において保持されたポインタに応答して入力リングバッファデータ構造か ら境界決めデータ値までのデータを検索しかつそれを含むための手段をさらに含 む、請求項１に記載のデータ通信装置。
8. ８．メッセージを通信プロセッサ手段からのメッセージヘと与えかつそこからメ ッセージを受け複数個の端末装置と前記計算機システム上で実行するユーザプロ グラムとの間のデータ通信を実現するためのホストプロセッサ手段を含む計算機 システムにおいて、前記ホストプロセッサ手段と前記通信プロセッサ手段との間 のメッセージ転送を行なう装置は、 前記ホストプロセッサ手段と前記通信プロセッサ手段との間で転送されるメッセ ージを保持するための共用メモリ手段を含み、前記共用メモリ手段は、 複数個の記憶位置を有し、前記通信プロセッサ手段による使用のために前記ホス トプロセッサ手段によって与えられたそれぞれのメッセージを保持するためのメ ッセージリングバッファ手段と、 前記ホストプロセッサ手段による使用のために前記通信プロセッサ手段によって 与えられたそれぞれのメッセージを保持するための複数個の記憶位置を有する応 答リングバッファ手段とを含み、 前記ホストプロセッサ手段および前記通信プロセッサ手段が新しいメッセージが 応答リングバッファ手段およびメッセージリングバッファ手段のそれぞれへと入 力されるときを決定することが可能である装置。
9. ９．ユニックスオペレーティングシステムに基づくオペレーティングシステムの 制御の下で動作しかつ複数個の入力／出力（Ｉ／Ｏ）装置とメモリに結合され前 記計算機システム上で実行するユーザプログラムとの間のデータ通信を実現する ための通信プロセッサを含み、ここで前記複数個のＩ／Ｏ装置の各々は前記通信 プロセッサによって与えられたコマンドを処理し、前記Ｉ／Ｏ装置の各々の１つ はデータ値が前記１つのＩ／Ｏ装置から転送される準備ができているということ を示すそれぞれの状態信号を与える計算機システムにおいて、前記通信プロセッ サがそれぞれのデータ値を前記複数個のＩ／Ｏ装置から前記メモリヘと効率的に 転送することを可能にする装置は、前記複数個のＩ／Ｏ装置に結合され前記通信 プロセッサによって与えられたコマンドにかつ前記複数個のＩ／Ｏ装置によって 与えられた状態信号に応答し前記複数個のＩ／Ｏ装置の瞬時状態を表わすストア された値を維持するためのイベント論理手段と、 前記ストアされた値を定期的に調べかつ前記複数個のＩ／Ｏ装置を処理し前記値 が転送されるために利用可能であるということを前記ストアされた値が示すとき にのみそれぞれのデータ値をそこから転送するための手段とを含む装置。
10. １０．前記イベント論理手段に結合され前記通信プロセッサによって与えられた コマンドに応答し前記Ｉ／Ｏ装置による前記コマンドのうちの１つの処理のため に時間制限を設定するためのタイマ手段をさらに含み、前記イベント論理手段は 時間制限がその相関のコマンドが処理されてしまう前に経過したときを示すため の前記タイマ手段に結合されかつ前記時間制限がその相関のコマンドが処理され る前に経過したということを示すさらなる値をストアするための手段を含み、前 記ストアされた値を定期的に調べるための前記手段が前記通信プロセッサからの コマンドを処理するための時間制限がコマンドが前記複数個のＩ／Ｏ装置のうち のそれぞれの１つによって処理される前に経過したということを前記さらなるス トアされた値が示すときに前記さらなるストアされた値を調べるためのかつ前記 複数個のＩ／Ｏ装置のうちの１つを処理するための手段を含む、請求項９に記載 の装置。
11. １１．ホストプロセッサと、少なくとも１つの端末入力／出力（Ｉ／Ｏ）装置に 結合された通信プロセッサとホストおよび通信プロセッサによってアクセス可能 である共用メモリとを含む計算機システムにおいて、前記計算機システムがユニ ックスオペレーティングシステムに基づくオペレーティングシステムの制御の下 で動作するように構成され、前記端末Ｉ／Ｏ装置と前記ホストプロセッサとの間 のデータの転送の方法は、 前記ホストプロセッサが前記端末Ｉ／Ｏ装置に送られるべきデータを前記共用メ モリにおける出力リングバッファデータ構造へとストアすることを引起こすステ ップと、前記通信プロセッサが前記出力リングバッファデータ構造から転送され るべきデータの存在に関して前記共用メモリを定期的に調べることを引起こすス テップと、前記通信プロセッサが共用メモリにおける前記出力メッセージ構造を 発見する際に、出力リングバッファデータ構造からデータを抽出しかつそのデー タを前記端末Ｉ／Ｏ装置へと送信することを引起こすステップとを含む方法。
12. １２．前記通信プロセッサが前記端末Ｉ／Ｏ装置によって与えられたデータを前 記共用メモリにおける入力リングバッファデータ構造内へと収集することを引起 こすステップと、 リクエスト処理からのデータに対するリクエストに応答して前記ホストプロセッ サが前記入力リングバッファデータ構造からデータを抽出するステップとをさら に含む、請求項１１に記載のデータを転送する方法。
13. １３．ユニックスオペレーティングシステムに基づくオペレーティングシステム の制御の下で動作し、かつメモリに結合され複数個の入力／出力（Ｉ／Ｏ）装置 と前記計算機システム上で実行するユーザプログラムとの間のデータ通信を実現 するための通信プロセッサを含み、前記複数個のＩ／Ｏ装置の各々が前記通信プ ロセッサによって与えられたコマンドを処理し、前記Ｉ／Ｏ装置の各々の１つが データ値が前記１つのＩ／Ｏ装置から転送されるために準備ができているという ことを示すそれぞれの状態信号を与える計算機システムにおいて、それぞれのデ ータ値を前記複数個のＩ／Ｏ装置から前記メモリヘと効率的に転送する方法は、 前記通信プロセッサによって与えられたコマンドおよび前記複数個のＩ／Ｏ装置 によって与えられた状態信号を監視し前記複数個のＩ／Ｏ装置の瞬時状態を表わ すストアされた値を維持するステップと、 前記ストアされた値を定期的に調べるステップと、前記複数個のＩ／Ｏ装置を処 理し前記データ値が転送されるために利用可能であるということを前記ストアさ れた値が示すときにのみそこからそれぞれのデータ値を転送するステップとを含 む方法。
14. １４．時間制限が相関のコマンドが前記複数個のＩ／Ｏ装置のうちの１つによっ て処理される前に経過したときを示すステップと、 前記時間制限がその相関のコマンドが処理される前に経過したということを示す さらなる値をストアするステップと、 前記さらなるストアされた値を定期的に調べ、前記通信プロセッサからのコマン ドを処理するための時間制限が経過したということを前記さらなるストアされた 値が示し、一方でコマンドが前記複数個のＩ／Ｏ装置のそれぞれ１つによって処 理されたということをストアされた値が示すときに前記複数個のＩ／Ｏ装置のう ちの１つの処理を行なうステップとを含む、請求項１３に記載のデータを効率的 に転送する方法。
15. １５．ユニックスオペレーティングシステムに基づくオペレーティングシステム の制御の下で動作されるべく構成されかつ複数個の端末入力／出力（Ｉ／Ｏ）装 置を含む計算機システムにおいて、前記複数個の端末装置と前記計算機システム 上で実行する複数個のユーザプログラムとの間でデータ通信を実現するための装 置であって、前記装置は、入力リングバッファデータ構造と、 前記複数個の端末装置に結合されそれによって与えられたサービスリクエスト信 号に応答し前記複数個の端末装置のうちの１つによって与えられたデータを前記 入力リングバッファデータ構造内へと収集するためのかつ前記収集されたデータ に関して標準データ処理ステップを行なうための手段を含む通信プロセッサ手段 と、 前記入力リングバッファデータ構造に結合されそれによって保持されたデータを 境界決め文字の存在のための転送されたデータの調査なしに前記複数個のユーザ プログラムのうちの１つへと転送するためのホストプロセッサ手段とを含む装置 。