JPH0548109A - Vertical type mos transistor and its manufacture - Google Patents
Vertical type mos transistor and its manufactureInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は縦型ＭＯＳトランジス
タに関し、特に、高耐圧縦型ＭＯＳトランジスタおよび
その製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical MOS transistor, and more particularly to a high breakdown voltage vertical MOS transistor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】図４及び図５は従来の縦型ＭＯＳトラン
ジスタ構造の概観及び断面図であり、図において１は下
地の半導体基板、２は素子分離絶縁膜であるフィールド
酸化膜、３はゲート酸化膜、４はゲート電極、５はソー
ス領域、６はドレイン領域、７はフィールド酸化膜上に
設けられた半導体のアイランドである。2. Description of the Related Art FIGS. 4 and 5 are general views and cross-sectional views of a conventional vertical MOS transistor structure, in which 1 is a base semiconductor substrate, 2 is a field oxide film as an element isolation insulating film, and 3 is a gate. Oxide film, 4 is a gate electrode, 5 is a source region, 6 is a drain region, and 7 is a semiconductor island provided on the field oxide film.
【０００３】次に動作について説明する。ゲート電極４
に電圧が印加されると、信号の伝播路であるチャネルが
アイランド７とゲート酸化膜３の界面に形成される。チ
ャネルが形成されると、ドレイン領域６に電圧を印加す
ることによってキャリアがソース領域５から走行してい
く。Next, the operation will be described. Gate electrode 4
When a voltage is applied to the channel, a channel that is a signal propagation path is formed at the interface between the island 7 and the gate oxide film 3. When the channel is formed, by applying a voltage to the drain region 6, carriers travel from the source region 5.
【０００４】このとき、ドレイン６領域でのｐｎ接合部
における電界強度Ｅm は、この領域における不純物の濃
度勾配をａとすると、 Ｅm ａ1/3 で与えられる。At this time, the electric field strength E m at the pn junction in the drain 6 region is given by E m a 1/3, where a is the impurity concentration gradient in this region.
【０００５】[0005]
【発明が解決しようとする課題】従来の縦型ＭＯＳトラ
ンジスタは以上のように構成されているので、ドレイン
領域６でのｐｎ接合部における電界強度Ｅmが大きくな
ると接合降伏が生じ、このＭＯＳトランジスタのスイッ
チング素子としての動作は保証されないこととなり、ま
た、チャネルのドレイン領域６側端部が急峻な階段接合
となっているので、接合部における電界強度が大きくな
り、素子の耐圧が小さくなるなどという問題点があっ
た。Since the conventional vertical MOS transistor is constructed as described above, when the electric field strength E m at the pn junction portion in the drain region 6 becomes large, junction breakdown occurs, and this MOS transistor is formed. The operation as the switching element is not guaranteed, and since the end of the channel on the drain region 6 side has a steep step junction, the electric field strength at the junction increases and the breakdown voltage of the element decreases. There was a problem.
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、縦型ＭＯＳトランジスタにおい
て、緩やかな濃度勾配を持った、ドレイン領域の緩衝領
域を形成することにより、ドレイン接合部での電界強度
Ｅm を緩和した、高耐圧の縦型ＭＯＳトランジスタおよ
びその製造方法を提供することを目的とする。The present invention has been made to solve the above problems, and in a vertical MOS transistor, a drain junction buffer region having a gentle concentration gradient is formed to form a drain junction portion. SUMMARY OF THE INVENTION It is an object of the present invention to provide a high withstand voltage vertical MOS transistor in which the electric field strength E m is relaxed and a manufacturing method thereof.
【０００７】[0007]
【課題を解決するための手段】この発明に係る縦型ＭＯ
Ｓトランジスタは、ドレイン領域と活性領域の間に、ド
レイン領域と反対電荷をもち、かつ、ドレイン領域と同
種の半導体で、不純物濃度の低い緩衝領域を形成するも
のである。A vertical type MO according to the present invention
The S-transistor forms a buffer region between the drain region and the active region, which has a charge opposite to that of the drain region, is the same kind of semiconductor as the drain region, and has a low impurity concentration.
【０００８】また、この発明に係る縦型ＭＯＳトランジ
スタの製造方法は、ドレイン領域と活性領域の間に、ド
レイン領域と反対電荷をもち、かつ、ドレイン領域と同
種の半導体で、不純物濃度の低い緩衝領域を形成する工
程を含むものである。Further, in the method of manufacturing a vertical MOS transistor according to the present invention, a buffer having a charge opposite to that of the drain region between the drain region and the active region, the same type of semiconductor as the drain region, and a low impurity concentration is used. It includes a step of forming a region.
【０００９】[0009]
【作用】この発明における縦型ＭＯＳトランジスタは、
ドレイン領域の緩衝領域を形成したことにより、縦型Ｍ
ＯＳトランジスタにおけるドレイン接合部での濃度勾配
を緩やかにし、空乏層の拡がりを大きくし、電界強度を
抑制するので、素子の耐圧を向上させる。The vertical MOS transistor according to the present invention is
By forming the buffer region of the drain region, the vertical M
Since the concentration gradient at the drain junction of the OS transistor is made gentle, the expansion of the depletion layer is made large, and the electric field strength is suppressed, the breakdown voltage of the device is improved.
【００１０】また、この発明における縦型ＭＯＳトラン
ジスタの製造方法は、ドレイン領域と活性領域の間に、
ドレイン領域と反対電荷をもち、かつ、ドレイン領域と
同種の半導体で、不純物濃度の低い緩衝領域を形成する
ようにしたので、縦型ＭＯＳトランジスタにおけるドレ
イン接合部での濃度勾配が緩やかになり、チャネル方向
の電界が緩和され、高耐圧の縦型ＭＯＳトランジスタが
得られ、信頼性も向上する。Further, according to the method of manufacturing the vertical MOS transistor of the present invention, between the drain region and the active region,
Since a buffer region having a charge opposite to that of the drain region and the same kind as that of the drain region and having a low impurity concentration is formed, the concentration gradient at the drain junction in the vertical MOS transistor becomes gentle, and The electric field in the direction is relaxed, a high breakdown voltage vertical MOS transistor is obtained, and reliability is also improved.
【００１１】[0011]
【実施例】図１，図２はこの発明の一実施例による縦型
ｎ型ＭＯＳトランジスタの概観及び断面を示した図であ
り、図において１は下地の半導体基板、２は素子分離絶
縁膜であるフィールド酸化膜、３はゲート酸化膜、４は
ゲート電極、５，６はｎ+ 層からなるソース領域，ドレ
イン領域、５' ，６' はｎ- 層からなるソース領域５の
緩衝領域，ドレイン領域６の緩衝領域、７はフィールド
酸化膜２上に設けられたｐ層からなる半導体のアイラン
ドである。1 and 2 are views showing the outline and cross section of a vertical n-type MOS transistor according to an embodiment of the present invention, in which 1 is an underlying semiconductor substrate and 2 is an element isolation insulating film. A certain field oxide film, 3 is a gate oxide film, 4 is a gate electrode, 5 and 6 are source regions and drain regions composed of n + layers, 5 ′ and 6 ′ are buffer regions and drains of the source region 5 composed of n − layers. A buffer region 7 in the region 6 is a semiconductor island made of a p layer provided on the field oxide film 2.
【００１２】なお、下地基板１の厚みは〜数μｍ、フィ
ールド酸化膜２の厚みは０．８〜１μｍ、ゲート酸化膜
３の厚みは１００〜２００ 、ゲート電極膜４の厚みは
３０００〜５０００ 、ソース領域５，ドレイン領域６
の深さは〜０．２μｍ、また、図中のＷL は〜１μｍ、
Ｗh は〜２μｍ、チャネル長Ｌg は〜０．３μｍであ
る。The base substrate 1 has a thickness of up to several μm, the field oxide film 2 has a thickness of 0.8 to 1 μm, the gate oxide film 3 has a thickness of 100 to 200, and the gate electrode film 4 has a thickness of 3000 to 5000. Source region 5 and drain region 6
Has a depth of ~ 0.2 μm, and W L in the figure is ~ 1 μm.
W h is ~2μm, the channel length L g is ~0.3μm.
【００１３】次に製造方法について説明する。図３は上
記実施例によるｎ形縦型ＭＯＳトランジスタの製造フロ
ーを示した図であり、下記ａ〜ｅのような方法で順次製
造してゆく。 (a) 下地基板１をＲＩＥ（Reactive Ion Etching) 等で
エッチングを行い、半導体アイランド７層を形成する。 (b) アイランド７層の上部及び側面部にＣＶＤ法で窒化
膜を形成した後、下地基板１を酸化し、フィールド酸化
膜２が形成された後、前記アイランド７層の上部および
側面部の窒化膜を除去する。 (c) ＣＶＤ等によりゲート酸化膜３及びゲート電極４と
なるポリシリコンを形成後、パターニングを行い、ゲー
ト構造を作製する。その後、該ゲートをマスクとしてＡ
ｓのイオン注入を行い、ソース領域，ドレイン領域のｎ
+層５，６を形成する。 (d) ゲート酸化膜３及びゲート電極４の端部をエッチン
グする。 (e) (d) で短くされたゲートをマスクにしてｐのイオン
を注入することによりｎ- 層のソース領域５の緩衝領域
５' ，ドレイン領域６の緩衝領域６' を形成する。Next, the manufacturing method will be described. FIG. 3 is a diagram showing a manufacturing flow of the n-type vertical MOS transistor according to the above-mentioned embodiment, which is sequentially manufactured by the following methods a to e. (a) The base substrate 1 is etched by RIE (Reactive Ion Etching) or the like to form a semiconductor island 7 layer. (b) After forming a nitride film on the upper and side surfaces of the island 7 layer by a CVD method, oxidizing the base substrate 1 to form a field oxide film 2, and then nitriding the upper and side surfaces of the island 7 layer. Remove the membrane. (c) After forming polysilicon to be the gate oxide film 3 and the gate electrode 4 by CVD or the like, patterning is performed to form a gate structure. After that, using the gate as a mask, A
s of the source region and the drain region
+ Layers 5 and 6 are formed. (d) The end portions of the gate oxide film 3 and the gate electrode 4 are etched. (e) By implanting p ions using the gate shortened in (d) as a mask, a buffer region 5'of the source region 5 and a buffer region 6'of the drain region 6 of the n - layer are formed.
【００１４】次に、動作について説明する。一般に縦型
ＭＯＳトランジスタのチャネル方向の電界強度は、その
動作時において、チャネル側ドレイン端部で最大とな
る。この最大電界強度をトランジスタの性能を低下させ
ずに抑制することは、微細化を進める上で、耐ホットキ
ャリアなどによる素子の信頼性や耐圧の向上等の点で重
要な因子である。Next, the operation will be described. In general, the electric field strength in the channel direction of the vertical MOS transistor becomes maximum at the drain end of the channel side during its operation. Suppressing this maximum electric field strength without deteriorating the performance of the transistor is an important factor in improving the reliability and breakdown voltage of the device due to hot carrier resistance and the like in promoting miniaturization.
【００１５】チャネル側ドレイン領域６端部での電界強
度は、チャネル端からドレイン領域６にかけての不純物
濃度勾配と密接な関係がある。ｐｎ接合理論から、チャ
ネル端からドレイン領域６にかけて、急峻な階段接合よ
りも緩やかな濃度勾配を持っている方が空乏層の拡がり
が大きくなり、電界強度を抑えられることが知られてい
る（最大電界強度は傾斜接合の場合、濃度勾配ａに対し
て〜ａ1/3 で変化する）。The electric field strength at the end of the channel side drain region 6 is closely related to the impurity concentration gradient from the channel end to the drain region 6. It is known from the pn junction theory that the depletion layer spreads more widely and has a weaker electric field strength than a steep step junction from the channel end to the drain region 6 (maximum). In the case of the graded junction, the electric field strength changes by ~ a 1/3 with respect to the concentration gradient a).
【００１６】よって、チャネルのｐ領域とドレイン領域
６のｎ+ 領域の間に緩衝領域としてｎ- 層６' を設けた
ことにより、濃度勾配が緩やかになり、電界強度が抑制
され、素子の耐圧の向上が図られる。Therefore, by providing the n − layer 6 ′ as a buffer region between the p region of the channel and the n + region of the drain region 6, the concentration gradient becomes gentle, the electric field strength is suppressed, and the breakdown voltage of the element is reduced. Is improved.
【００１７】なお、上記実施例では、ｎチャネル型の縦
型ＭＯＳトランジスタについて説明したが、ｐチャネル
型の縦型ＭＯＳトランジスタにおいても、ｎ型半導体か
らなるチャネル領域とドレインのｐ+ 領域の間にｐ-層
からなる緩衝領域を設けた構造にすることによって、同
様な電界抑制効果を得ることができる。Although the n-channel vertical MOS transistor has been described in the above embodiment, a p-channel vertical MOS transistor is also provided between the channel region made of an n-type semiconductor and the p + region of the drain. A similar electric field suppressing effect can be obtained by adopting a structure in which the buffer region made of the p − layer is provided.
【００１８】[0018]
【発明の効果】以上のように、この発明に係る縦型ＭＯ
Ｓトランジスタによれば、ドレインの活性領域側に緩衝
領域を設けて電界強度を抑制できるように構成したの
で、縦型ＭＯＳトランジスタの耐圧の向上を図れる効果
がある。As described above, the vertical MO according to the present invention is
According to the S-transistor, the buffer region is provided on the active region side of the drain so that the electric field strength can be suppressed. Therefore, the breakdown voltage of the vertical MOS transistor can be improved.
【００１９】また、この発明に係る縦型ＭＯＳトランジ
スタの製造方法によれば、ドレインの活性領域側に、ド
レインと反対電荷をもち、かつ、ドレインと同種の半導
体で、不純物濃度の低い緩衝領域を形成するようにした
ので、ドレイン接合部における濃度勾配を緩やかにし、
電界強度を緩和することにより、高耐圧の縦型ＭＯＳト
ランジスタを得ることができ、信頼性も向上する。Further, according to the method of manufacturing a vertical MOS transistor of the present invention, a buffer region having a charge opposite to that of the drain and the same kind of semiconductor as the drain and having a low impurity concentration is provided on the active region side of the drain. Since it is formed, the concentration gradient at the drain junction is made gentle,
By relaxing the electric field strength, a high withstand voltage vertical MOS transistor can be obtained, and reliability is also improved.
【図１】この発明の一実施例による縦型ＭＯＳトランジ
スタの概観図である。FIG. 1 is a schematic view of a vertical MOS transistor according to an embodiment of the present invention.
【図２】この発明の一実施例による縦型ＭＯＳトランジ
スタの概略断面図である。FIG. 2 is a schematic sectional view of a vertical MOS transistor according to an embodiment of the present invention.
【図３】この発明の一実施例による縦型ＭＯＳトランジ
スタの製造フローの概略図である。FIG. 3 is a schematic diagram of a manufacturing flow of a vertical MOS transistor according to an embodiment of the present invention.
【図４】従来の縦型ＭＯＳトランジスタの概観図であ
る。FIG. 4 is a schematic view of a conventional vertical MOS transistor.
【図５】従来の縦型ＭＯＳトランジスタの概略断面図で
ある。FIG. 5 is a schematic cross-sectional view of a conventional vertical MOS transistor.
１ 下地の半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ５' ソース緩衝領域 ６' ドレイン緩衝領域 ７ アイランド領域 1 Underlying semiconductor substrate 2 Field oxide film 3 Gate oxide film 4 Gate electrode 5 Source region 6 Drain region 5'Source buffer region 6'Drain buffer region 7 Island region
【手続補正書】[Procedure amendment]
【提出日】平成４年４月１日[Submission date] April 1, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項１[Name of item to be corrected] Claim 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項２[Name of item to be corrected] Claim 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００２[Name of item to be corrected] 0002
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００２】[0002]
【従来の技術】図４及び図５は従来の縦型ＭＯＳトラン
ジスタ構造の概観を示す斜視図及び断面図であり、図に
おいて１は下地の半導体基板、２は素子分離絶縁膜であ
るフィールド酸化膜、３はゲート酸化膜、４はゲート電
極、５はソース領域、６はドレイン領域、７はフィール
ド酸化膜上に設けられた半導体のアイランドである。2. Description of the Related Art FIGS. 4 and 5 are a perspective view and a sectional view showing an outline of a conventional vertical MOS transistor structure, in which 1 is a base semiconductor substrate and 2 is a field oxide film which is an element isolation insulating film. 3 is a gate oxide film, 4 is a gate electrode, 5 is a source region, 6 is a drain region, and 7 is a semiconductor island provided on the field oxide film.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００４[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００４】このとき、ドレイン６領域でのｐｎ接合部
における電界強度Ｅm は、この領域における不純物の濃
度勾配をａとすると、ａ1/3 に比例した値となる。 At this time, the electric field strength E m at the pn junction in the drain 6 region is a value proportional to a 1/3 , where a is the impurity concentration gradient in this region .
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００７[Correction target item name] 0007
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００７】[0007]
【課題を解決するための手段】この発明に係る縦型ＭＯ
Ｓトランジスタは、ドレイン領域と活性領域の間に、ド
レイン領域と同種の半導体で、不純物濃度の低い緩衝領
域を形成するものである。A vertical type MO according to the present invention
S transistors, between the drain region and the active region, in de <br/> rain regions homologous to the semiconductor, and forms a lower buffer region impurity concentration.
【手続補正６】[Procedure Amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００８[Correction target item name] 0008
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００８】また、この発明に係る縦型ＭＯＳトランジ
スタの製造方法は、ドレイン領域と活性領域の間に、ド
レイン領域と同種の半導体で、不純物濃度の低い緩衝領
域を形成する工程を含むものである。[0008] In the method of manufacturing the vertical type MOS transistor according to the invention, between the drain region and the active region, in de <br/> rain regions homologous to the semiconductor, forming a low buffer region impurity concentration Is included.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１０[Correction target item name] 0010
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１０】また、この発明における縦型ＭＯＳトラン
ジスタの製造方法は、ドレイン領域と活性領域の間に、
ドレイン領域と同種の半導体で、不純物濃度の低い緩衝
領域を形成するようにしたので、縦型ＭＯＳトランジス
タにおけるドレイン接合部での濃度勾配が緩やかにな
り、チャネル方向の電界が緩和され、高耐圧の縦型ＭＯ
Ｓトランジスタが得られ、信頼性も向上する。Further, according to the method of manufacturing the vertical MOS transistor of the present invention, between the drain region and the active region ,
In drain regions homologous to the semiconductor, since so as to form a lower buffer region impurity concentration, concentration gradient at the drain junction in the vertical MOS transistor becomes gentle, the electric field in the channel direction is reduced, the high-voltage Vertical MO
An S-transistor is obtained and reliability is also improved.
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１１】[0011]
【実施例】図１，図２はこの発明の一実施例による縦型
ｎ型ＭＯＳトランジスタの概観を示す斜視図及び断面図
であり、図において１は下地の半導体基板、２は素子分
離絶縁膜であるフィールド酸化膜、３はゲート酸化膜、
４はゲート電極、５，６はｎ+ 層からなるソース領域，
ドレイン領域、５′，６′はｎ- 層からなるソース領域
５の緩衝領域，ドレイン領域６の緩衝領域、７はフィー
ルド酸化膜２上に設けられたｐ層からなる半導体のアイ
ランドである。DETAILED DESCRIPTION FIG. 1, FIG. 2 is a perspective view and cross-sectional view <br/> shows an overview of a vertical n-type MOS transistor according to an embodiment of the present invention, 1 is the base of the semiconductor substrate in FIG., 2 Is a field oxide film which is an element isolation insulating film, 3 is a gate oxide film,
4 is a gate electrode, 5 and 6 are source regions composed of n + layers,
The drain regions 5 ′ and 6 ′ are buffer regions of the source region 5 made of an n − layer, the buffer regions of the drain region 6, and 7 is a semiconductor island made of a p layer provided on the field oxide film 2.
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１２】なお、下地基板１の厚みは〜数μｍ、フィ
ールド酸化膜２の厚みは０．８〜１μｍ、ゲート酸化膜
３の厚みは１００〜２００オングストローム、ゲート電
極膜４の厚みは３０００〜５０００オングストローム、
ソース領域５，ドレイン領域６の深さは〜０．２μｍ、
また、図中のＷL は〜１μｍ、Ｗh は〜２μｍ、チャネ
ル長Ｌg は〜０．３μｍである。The base substrate 1 has a thickness of up to several μm, the field oxide film 2 has a thickness of 0.8 to 1 μm, the gate oxide film 3 has a thickness of 100 to 200 Å , and the gate electrode film 4 has a thickness of 3000 to 5000. Angstrom ,
The depth of the source region 5 and the drain region 6 is about 0.2 μm,
In the figure, W L is ˜1 μm, W h is ˜2 μm, and the channel length L g is ˜0.3 μm.
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１３】次に製造方法について説明する。図３は上
記実施例によるｎ形縦型ＭＯＳトランジスタの製造フロ
ーを示した図であり、図中、図１，図２と同一符号は同
一または相当部分を示す。該ｎ形縦型ＭＯＳトランジス
タは、下記(a) 〜(e) のような方法で順次製造してゆ
く。 (a) 下地基板１をＲＩＥ（Reactive Ion Etching) 等で
エッチングを行い、半導体アイランド７層を形成する。 (b) アイランド７層の上部及び側面部にＣＶＤ法で窒化
膜を形成した後、下地基板１を酸化し、フィールド酸化
膜２が形成された後、前記アイランド７層の上部および
側面部の窒化膜を除去する。 (c) ＣＶＤ等によりゲート酸化膜３及びゲート電極４と
なるポリシリコンを形成後、パターニングを行い、ゲー
ト構造を作製する。その後、該ゲートをマスクとしてＡ
ｓのイオン注入を行い、ソース領域，ドレイン領域のｎ
+層５，６を形成する。 (d) ゲート酸化膜３及びゲート電極４の端部をエッチン
グする。 (e) (d) で短くされたゲートをマスクにしてｐのイオン
を注入することによりｎ- 層のソース領域５の緩衝領域
５′，ドレイン領域６の緩衝領域６′を形成する。Next, the manufacturing method will be described. FIG. 3 is a diagram showing a manufacturing flow of the n-type vertical MOS transistor according to the above-mentioned embodiment , in which the same reference numerals as those in FIGS.
Indicates one or a corresponding part. The n-type vertical MOS transistor
Are sequentially manufactured by the following methods (a) to (e) . (a) The base substrate 1 is etched by RIE (Reactive Ion Etching) or the like to form a semiconductor island 7 layer. (b) After forming a nitride film on the upper and side surfaces of the island 7 layer by a CVD method, oxidizing the base substrate 1 to form a field oxide film 2, and then nitriding the upper and side surfaces of the island 7 layer. Remove the membrane. (c) After forming polysilicon to be the gate oxide film 3 and the gate electrode 4 by CVD or the like, patterning is performed to form a gate structure. After that, using the gate as a mask, A
s of the source region and the drain region
+ Layers 5 and 6 are formed. (d) The end portions of the gate oxide film 3 and the gate electrode 4 are etched. (e) n by which the short gates in (d) as a mask to inject ions of p - buffer region 5 of the source region 5 of the layer to form a 'buffer region 6 of the drain region 6'.
【手続補正１１】[Procedure Amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１６】よって、チャネルのｐ領域とドレイン領域
６のｎ+ 領域の間に緩衝領域としてｎ- 層６′を設けた
ことにより、濃度勾配が緩やかになり、電界強度が抑制
され、素子の耐圧の向上が図られる。Therefore, by providing the n − layer 6 ′ as a buffer region between the p region of the channel and the n + region of the drain region 6, the concentration gradient becomes gentle, the electric field strength is suppressed, and the breakdown voltage of the element is reduced. Is improved.
【手続補正１２】[Procedure Amendment 12]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１９[Name of item to be corrected] 0019
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１９】また、この発明に係る縦型ＭＯＳトランジ
スタの製造方法によれば、ドレインの活性領域側に、ド
レインと同種の半導体で、不純物濃度の低い緩衝領域を
形成するようにしたので、ドレイン接合部における濃度
勾配を緩やかにし、電界強度を緩和することにより、高
耐圧の縦型ＭＯＳトランジスタを得ることができ、信頼
性も向上する。Further, according to the manufacturing method of the vertical type MOS transistor according to the present invention, the active region side of the drain, in de <br/> Lane same kind of semiconductor, so as to form a lower buffer region impurity concentration Therefore, by grading the concentration gradient at the drain junction and relaxing the electric field strength, a vertical MOS transistor having a high breakdown voltage can be obtained and reliability is also improved.
【手続補正１３】[Procedure Amendment 13]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】符号の説明[Correction target item name] Explanation of code
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【符号の説明】 １ 下地の半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ５′ ソース緩衝領域 ６′ ドレイン緩衝領域 ７ アイランド領域[EXPLANATION OF SYMBOLS] 1 underlying semiconductor substrate 2 field oxide film 3 gate oxide film 4 gate electrode 5 a source region 6 drain region 5 'source buffer region 6' drain buffer region 7 Island area
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location 9056-4M H01L 29/78 311 P
Claims (2)
ドレインと、 前記アイランド構造の凸部上に形成されたゲート酸化膜
と、 前記ゲート酸化膜上に形成されたゲート電極と、 前記ドレインの活性領域側に形成された、該ドレインと
反対電荷をもち、かつ、該ドレインと同種の半導体で、
不純物濃度の低い緩衝領域とを備えたことを特徴とする
縦型ＭＯＳトランジスタ。1. In a vertical MOS transistor, a field oxide film formed on a semiconductor substrate, an island structure formed on the oxide film, and a source and a drain formed in both recesses of the island structure. A gate oxide film formed on the convex portion of the island structure, a gate electrode formed on the gate oxide film, and having a charge opposite to the drain formed on the active region side of the drain, , The same kind of semiconductor as the drain,
A vertical MOS transistor comprising: a buffer region having a low impurity concentration.
において、 半導体基板上にフィールド酸化膜を形成する工程と、 前記酸化膜の上にアイランド構造を形成する工程と、 前記アイランド構造の両凹部にソースおよびドレインと
形成する工程と、 前記アイランド構造の凸部上にゲート酸化膜を形成する
工程と、 前記ゲート酸化膜上にゲート電極を形成する工程と、 前記ドレインの活性領域側に該ドレインと反対電荷をも
ち、かつ、該ドレインと同種の半導体で、不純物濃度の
低い緩衝領域を形成する工程とを含むことを特徴とする
縦型ＭＯＳトランジスタの製造方法。2. A method of manufacturing a vertical MOS transistor, comprising: forming a field oxide film on a semiconductor substrate; forming an island structure on the oxide film; and forming a source in both recesses of the island structure. And a drain, a step of forming a gate oxide film on the convex portion of the island structure, a step of forming a gate electrode on the gate oxide film, and a step of forming a gate electrode on the active region side of the drain opposite to the drain. A method of manufacturing a vertical MOS transistor, comprising the step of forming a buffer region having a charge and having the same kind as the drain and having a low impurity concentration.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22507191A JPH0548109A (en) | 1991-08-07 | 1991-08-07 | Vertical type mos transistor and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22507191A JPH0548109A (en) | 1991-08-07 | 1991-08-07 | Vertical type mos transistor and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548109A true JPH0548109A (en) | 1993-02-26 |
Family
ID=16823573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22507191A Pending JPH0548109A (en) | 1991-08-07 | 1991-08-07 | Vertical type mos transistor and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548109A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019970A (en) * | 2003-06-23 | 2005-01-20 | Sharp Corp | Strained silicon fin fet device |
| US6998676B2 (en) | 2002-12-27 | 2006-02-14 | Kabushiki Kaisha Toshiba | Double-gate structure fin-type transistor |
| JP2006351781A (en) * | 2005-06-15 | 2006-12-28 | Nec Corp | Field effect transistor and its manufacturing method |
| JP2009038076A (en) * | 2007-07-31 | 2009-02-19 | National Institute Of Advanced Industrial & Technology | Double insulated gate field-effect transistor |
-
1991
- 1991-08-07 JP JP22507191A patent/JPH0548109A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998676B2 (en) | 2002-12-27 | 2006-02-14 | Kabushiki Kaisha Toshiba | Double-gate structure fin-type transistor |
| JP2005019970A (en) * | 2003-06-23 | 2005-01-20 | Sharp Corp | Strained silicon fin fet device |
| JP2006351781A (en) * | 2005-06-15 | 2006-12-28 | Nec Corp | Field effect transistor and its manufacturing method |
| JP2009038076A (en) * | 2007-07-31 | 2009-02-19 | National Institute Of Advanced Industrial & Technology | Double insulated gate field-effect transistor |
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