JPH0548460A - Ａ／ｄ変換器とこれを用いたセンサ及び３次元集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 並列入力される複数個のアナログ値を高速高
精度にディジタルに変換する。３次元集積回路やアレイ
センサへの応用用途が有望である。 【構成】 複数個のアナログ値入力端子、アナログ値蓄
積部、複数個の比較器、単一のＤ／Ａ変換器、ディジタ
ルカウンタ、ディジタル値蓄積部、走査回路を備える。
アナログ値入力端子毎に加えた異なるアナログ値をアナ
ログ値蓄積部に蓄えると共に、カウンタの動作に伴い漸
次増加するＤ／Ａ変換器の参照出力値と共に比較器に入
力し、参照出力値の方が入力した個々のアナログ値を上
回る時のカウンタのデータを個別にディジタル値蓄積部
に蓄えた後に、ディジタル値蓄積部のデータを走査回路
により順次ディジタル値として読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数個のアナログ値をデ
ィジタル値に変換する装置及び前記変換装置を内蔵した
センサおよび３次元集積回路に関するものである。

【０００２】

【従来の技術】アナログ値をディジタル値に変換する装
置（以下Ａ／Ｄ変換器と記す）としては積分型、逐次比
較型、フラッシュ型等種々のものが存在するがいづれも
基本的に１つのアナログ値を逐一ディジタル値に時系列
的に変換するものであり、同時に複数個のアナログ値の
変換を行うものではない。またＡ／Ｄ変換器を有するイ
メージセンサの場合、その形態は基本的に１つの入力端
子を有する上記のようなＡ／Ｄ変換器をイメージセンサ
の各画素共通の１つのアナログ出力端子に接続したもの
であり、時系列的に出力されるアナログ信号値を逐一デ
ィジタル値に変換するものにすぎない。

【０００３】

【発明が解決しようとする課題】上記従来例のＡ／Ｄ変
換器においては以下のような課題が存在する。すなわち
フラッシュ型のＡ／Ｄ変換器は高速変換できるが分解能
の上昇と共に回路が飛躍的に複雑化するし、積分型のＡ
／Ｄ変換器は高精度であるが変換速度が小さい。複数個
のアナログ値データを有機的に信号処理する３次元集積
回路や、複数個のセンシング素子からアナログ値データ
を得るアレイ状のセンサでは一般的に入力されてくるア
ナログ値のデータを、種々のデータ処理を行うために、
Ａ／Ｄ変換する必要がある。特にイメージセンサでは近
年、原稿読み取り速度の向上及び解像度の向上の観点か
らますます高速の画像データの読み出しを要求されるよ
うになってきているが、高速読み出しに伴い、アナログ
出力波形の立ち上がりに要する時間やスパイクノイズ等
の影響が大きくなり、従って信号値の精度を低下させる
ことなくＡ／Ｄ変換することは困難になってくる。また
３次元集積回路においては必然的に内部に分布して存在
する複数個のアナログ値をディジタル値に高速に変換す
る必要がある。この場合にＡ／Ｄ変換処理すべきアナロ
グ値の個数よりも極端に少ない個数の高速だが回路規模
の大きい１入力のＡ／Ｄ変換器を用いて上記の複数個の
アナログ値について、マルチプレクスしながら高速に時
系列的にシリアルに順次変換することが考えられるが、
この場合は３次元集積回路内に分布する複数個のアナロ
グ値から回路規模の大きいＡ／Ｄ変換器への多数の配線
の集中が生じて集積性の観点から望ましくはない。また
アナログ値出力箇所からＡ／Ｄ変換器までの配線距離が
長くなることを意味しＳ／Ｎの観点からも望ましくなく
３次元集積回路の特長が活かされない。またフラッシュ
型Ａ／Ｄ変換器を各アナログ値の個数と同等の個数だけ
備えるということも集積度の観点から望ましくはない、
等の課題が存在する。またＡ／Ｄ変換されるアナログ値
は当然固定パターンノイズが除去されているべきであ
り、このための工夫も必要である。

【０００４】

【課題を解決するための手段】上記課題を解決するため
に本発明のＡ／Ｄ変換器は、複数のアナログデータ入力
端子と、この複数のアナログデータ入力端子より入力さ
れる個々のアナログデータを蓄積するアナログ値蓄積部
と、ディジタルカウンタと、このディジタルカウンタの
ディジタル出力をアナログ値に変換するＤ／Ａ変換器
と、このＤ／Ａ変換器の出力値とアナログデータとを比
較し、ディジタルカウンタがアップカウンタである時は
Ｄ／Ａ変換器の出力値がアナログデータを上回ったこと
もしくは、ディジタルカウンタがダウンカウンタである
時はＤ／Ａ変換器の出力値がアナログデータを下回った
ことを判別する複数の比較手段と、この複数の比較手段
による制御を受けてＤ／Ａ変換器のディジタル値を記憶
するディジタル値蓄積部とを備えたＡ／Ｄ変換器であっ
て、さらに前記ディジタル値蓄積部のデータの出力を順
次読み出す走査回路を備えたものである。また本発明の
センサは複数個のセンシング素子のアナログ出力を本発
明のＡ／Ｄ変換器の複数のアナログデータ入力端子に入
力するものである。更に本発明の３次元集積回路は、本
発明のＡ／Ｄ変換器の各アナログデータ入力端子に３次
元集積回路内に分布する各アナログ値を入力するもので
ある。またＡ／Ｄ変換されるアナログ値の固定パターン
ノイズを除去するために上記のＡ／Ｄ変換器のアナログ
データ入力端子毎に容量とスイッチからなるクランプ回
路を設ける。

【０００５】

【作用】本発明は上記した構成によって、複数個のアナ
ログデータ入力端子からのアナログ信号を各々個別に有
する蓄積部に蓄積しこれを個別の比較器のそれぞれ一方
の入力端子に伝達するとともに前記比較器の他方の入力
端子にはカウンタのディジタル値の増加に伴い漸次増加
または減少するＤ／Ａ変換器の出力するアナログ値を参
照値として共通に入力する。前記参照値が前記比較器の
一方の入力端子に加えられたアナログ値を上回るまたは
下回るときに各比較器毎に前記アナログ信号値の大きさ
に基くタイミングで前記各比較器出力がスイッチをオフ
する。前記スイッチは各画素毎に有する前記カウンタの
ディジタル値を各ビット毎に２値量として蓄積するディ
ジタル値蓄積部に接続する。従って前記スイッチが比較
器の出力に基づいてオフになった際に各アナログデータ
入力端子毎のアナログ信号量に対応するディジタル値が
前記ディジタル値蓄積部に保持される。以上のアナログ
値からディジタル値への変換は各アナログデータ入力端
子について並列に行われ、この変換に要する時間は所定
のアナログ上限値に基づいて前記カウンタのカウント時
間によって決まる。上記アナログ値からディジタル値へ
の変換が終了すれば前記のディジタル値蓄積部のデータ
を順次ディジタル出力線からディジタル値として出力す
る。各アナログデータ入力端子毎のＡ／Ｄ変換時間とデ
ィジタル信号出力時間とをタイミングとして重なりを持
たせることにより、アナログ入力端子数の増加と共にＡ
／Ｄ変換時間を大きく取ることができる。また各アナロ
グデータ入力端子毎にクランプ回路を設けたことによ
り、明時すなわち露光量を担う電圧出力が現われている
タイミングで容量を介した一端を一定電圧値にクランプ
しておくことにより、暗時出力が現われるタイミングで
前記クランプ回路の容量を介した出力端子に前記の明時
出力および暗時出力の差分の電圧が現れるので固定パタ
ーンノイズが除去される。

【０００６】

【実施例】以下本発明の実施例を図面を参照しながら説
明する。図１は本発明のＡ／Ｄ変換器の第１の実施例で
ある。図１においては複数個のアナログデータ入力端子
１を有しておりこれらのデータは、アナログ値転送ゲー
ト端子２によって駆動されるアナログデータ転送スイッ
チ３を介してアナログ値蓄積部４に保持される。５はカ
ウンタでありカウンタクロック入力端子６及びカウンタ
クリア端子７によって制御される。８はカウンタ５から
のバイナリ出力線である。なお図１では簡単のためカウ
ンタ５を３ビットカウンタとしているが実際には何ビッ
トカウンタでもよい。 Ｄ／Ａ変換器９はバイナリ出力
端子８からのバイナリ出力をアナログ値に変換したデー
タを複数個の比較器１０の一方の入力端子に与える。各
比較器１０の他方の入力端子には前記アナログ値蓄積部
４に保持されたデータが入力される。比較の初期段階で
はアナログ値蓄積部４のデータの方がＤ／Ａ変換器９の
アナログ出力線のデータよりも大きく、比較器１０の出
力はディジタルデータ第１転送スイッチ１１をオン状態
にしてバイナリ出力線８のデータがそのままディジタル
値第１蓄積部１２に伝達されている。カウンタ５がアッ
プカウンタであればＤ／Ａ変換器９のアナログ出力線の
データ値がアナログ値蓄積部４のデータを上回った時点
で各アナログ並列入力データ毎にディジタルデータ第１
転送スイッチ１１はオフ状態に転じ、以降ディジタルデ
ータ第１蓄積部１２のデータはディジタルデータ第１転
送スイッチ１１がオフ状態に転じる直前のバイナリデー
タを保持し続ける。カウンタ５がその最大値までカウン
トアップを終えるとディジタル値転送ゲート端子１３に
より全てのディジタルデータ第１蓄積部１２のデータは
一斉にディジタルデータ第２転送スイッチ１４を介して
ディジタル値第２蓄積部１５に保持される。以下第２の
ディジタル値蓄積部１５に保持されたバイナリデータは
走査回路１６の並列出力に基づいてディジタルデータ読
み出しスイッチ１７を介してディジタル信号出力線１８
に各アナログ並列入力データ毎にディジタル値として順
次読み出される。１９は走査回路クロック入力端子、２
０は走査開始信号入力端子、２１は走査回路キャリ−パ
ルス出力端子である。

【０００７】この走査回路によるアナログ並列入力デー
タ毎のディジタル信号出力線１８への順次読み出しが行
われている期間に並行して、次に入力されてくる列をな
した１群のデータのアナログ値からディジタル値への変
換が前述のようにアナログ入力データ毎に並列に行われ
る。アナログ値リセットスイッチ２２はアナログ値蓄積
部４をリセットするためのスイッチでありリセットゲー
ト端子２３により制御される。本アナログ値リセットス
イッチ２２はアナログデータ入力端子１のインピーダン
スが大きい場合に必要なものであり、出力インピーダン
スの小さいバッファ等を介してアナログデータ入力端子
１にデータ入力が行われる場合には特に必要ではない。
走査回路クロック端子１９及び走査開始信号入力端子２
０はカウンタクロック入力端子６及びカウンタクリア端
子７とは各々独立して設けているが、これは走査すべき
アナログ並列入力データ数とＡ／Ｄ変換時のカウンタフ
ルスケールが一般的に異なるため自明である。また図１
に示すＡ／Ｄ変換器を複数個直列接続してより多くのア
ナログ並列入力データのＡ／Ｄ変換を行えるようにする
ことも可能であり、これは前段のＡ／Ｄ変換器の走査回
路キャリー出力端子２１を次段のＡ／Ｄ変換器の走査開
始信号入力端子２０に順次受けるようにすれば容易に実
現できる。アナログ値蓄積部４、ディジタル値蓄積部１
２及び１５は容量性素子として描写しているが、これは
更にインピーダンス変換素子をも含んだレジスタとして
もよい。

【０００８】特にディジタル値蓄積部１２とディジタル
データ第１転送スイッチ１１はディジタルデータ第１転
送スイッチ１１のゲート端子をイネーブル端子とするフ
リップフロップに、ディジタル値蓄積部１５とディジタ
ルデータ第２転送スイッチ１４はディジタル値転送ゲー
ト端子１３をイネーブル端子とするフリップフロップに
してスタティックレジスタとしてもよい。Ｄ／Ａ変換器
９は重み付け型やＲ−２Ｒ型等の一般的なＤ／Ａ変換器
である。また本図に示すようなＡ／Ｄ変換器は積分型や
カウンタ型と呼ばれるＡ／Ｄ変換器の範疇に入るもので
あり、上記の説明ではカウントアップ型として説明を行
ったがカウントダウン型としてもよい。カウントダウン
型の場合は、比較の初期段階ではアナログ値蓄積部４の
データの方がＤ／Ａ変換器９のアナログ出力線のデータ
よりも小さく、比較器１０の出力はディジタルデータ第
１転送スイッチ１１をオン状態にしてバイナリ出力線８
のデータがそのままディジタル値第１蓄積部１２に伝達
されているが、Ｄ／Ａ変換器９のアナログ出力線のデー
タ値がアナログ値蓄積部４のデータを下回った時点で各
アナログ並列入力データ毎にディジタルデータ第１転送
スイッチ１１はオフ状態に転じ、以降ディジタルデータ
第１蓄積部１２のデータはディジタルデータ第１転送ス
イッチ１１がオフ状態に転じる直前のバイナリデータを
保持し続けることになる。

【０００９】図１に示した構成１つでのみＡ／Ｄ変換器
とする場合には走査開始信号入力端子２０とカウンタク
リア端子７とは共通結線が可能であり、更にカウンタフ
ルスケールとアナログ並列入力データ数とが等しけれ
ば、走査回路クロック入力端子１９とカウンタクロック
入力端子６とを共通結線して使用することも可能であ
る。図２に図１のＡ／Ｄ変換器を駆動するためのタイミ
ング図の１例を示す。図２ではディジタル化されたデー
タの走査出力期間の方がＡ／Ｄ変換期間よりも長いとし
ている。Ａ／Ｄ変換期間とディジタル化データ出力期間
とが同時進行するために、アナログ並列入力データを与
え得るインターバルはこの両者の内の長い方の期間で決
ってくる。またＡ／Ｄ変換期間とディジタル化データ出
力期間とが同時進行するためにはディジタル値転送ゲー
ト端子のＨレベル期間がディジタル化データ出力期間が
開始するよりも早く終わっていなければならない。（図
２中のアナログ並列入力信号リセット信号とは図１のア
ナログデータ入力端子１のデータ源をリセットする必要
がある場合のものであり、後述の本発明のセンサの実施
例の説明においてふれる。）ところでディジタル信号出
力線１８に現われるデータはバイナリデータだからアナ
ログ並列入力データ毎に順次高速読み出しが可能であ
る。この読み出しが行われている一方で、アナログデー
タからディジタルデータへの変換が各アナログ並列入力
データにおいて並列同時に行われている。仮にアナログ
並列入力データ数が２５００であり、これをディジタル
信号出力線１８から８ビットの分解能で５ＭＨｚで読み
出すとすれば、５００μ秒の読み出し期間を必要とす
る。カウンタ５が８ビットでそのフルスケールが２５５
であるとすれば、バイナリ出力線８とディジタル信号出
力線１８は８本となり、前記５００μ秒間に２５５クロ
ックだけカウントすればよいから１クロック周期は約２
μ秒である。従って時間的に余裕のあるＡ／Ｄ変換が可
能であり、従ってＤ／Ａ変換器９の内部素子として低ス
ルーレートのオペアンプを使用できるのでグリッチの悪
影響もなく高精度化が可能である。また本実施例では３
ビットのＡ／Ｄ変換器としたが、任意のビット数のＡ／
Ｄ変換器に容易に拡張できることは明かである。

【００１０】更に図２においてはアナログデータ転送ス
イッチ３、ディジタルデータ第１転送スイッチ１１、デ
ィジタルデータ第２転送スイッチ１４、ディジタルデー
タ読み出しスイッチ１７、リセットスイッチ２２は各々
ＮチャネルＭＯＳＦＥＴとして描写及び説明を行ってき
たが、ＮチャネルＭＯＳＦＥＴではなくＰチャネルＭＯ
ＳＦＥＴ、並列ＣＭＯＳスイッチ、またはＪＦＥＴを使
用してもよい。スイッチを駆動する際のゲート電位変化
によるフィードスルー電位変動のデータ（とりわけアナ
ログデータ）に対する影響を更に考慮する場合には並列
ＣＭＯＳスイッチが望ましい。

【００１１】図３は図１におけるディジタル値転送ゲー
ト端子１３及びディジタルデータ第２転送スイッチ１４
とを省略したものであり、本発明のＡ／Ｄ変換器の第２
の実施例である。図３中の素子で図１中に用いられてい
る素子と等しい番号のものは機能的にも等しいので説明
を省略する。図３中２４はディジタル値蓄積部である。

【００１２】図３の駆動のためのタイミング図は図４の
ようになる。即ちアナログ並列入力が与えられるインタ
ーバルの内にまづＡ／Ｄ変換期間が現れ、引き続いてデ
ィジタル化データ出力期間が現われる。つまりＡ／Ｄ変
換期間とディジタル化データ出力期間とが時間的に重な
らないのでディジタルデータ第２転送スイッチを省略で
きる。このようなＡ／Ｄ変換器の構成はＡ／Ｄ変換器の
ディジタル出力のフルスケールが一度に並列入力される
アナログデータ量と比較して極めて小さい場合に有効で
ある。例えば並列入力数が５０００で５ＭＨｚ読み出し
に要する時間は１ｍ秒であるが、ディジタル出力のフル
スケールを７としカウンタクロックを１００ｋＨｚとし
たＡ／Ｄ変換期間は７０μ秒程度となり１ｍ秒に比べて
極めて小さく本Ａ／Ｄ変換器が有効であることが分か
る。

【００１３】図３に示すＡ／Ｄ変換器もまた図１に示し
たＡ／Ｄ変換器と同様に複数個直列接続してより多くの
アナログ並列入力データのＡ／Ｄ変換を行えるようにす
ることが可能である。アナログ値蓄積部４、ディジタル
値蓄積部２４は容量性素子として描写しているが、これ
は更にインピーダンス変換素子をも含んだレジスタとし
てもよい。特にディジタル値蓄積部２４とディジタルデ
ータ転送スイッチ１１はディジタルデータ転送スイッチ
１１のゲート端子をイネーブル端子とするフリップフロ
ップにしてスタティックレジスタとしてもよい。また本
Ａ／Ｄ変換器も図１に示したＡ／Ｄ変換器と同様にカウ
ントアップ型またはカウントダウン型のいづれとしても
よい。本Ａ／Ｄ変換器においてもＡ／Ｄ変換期間がディ
ジタルデータ出力期間に比べて十分小さい場合には図１
のＡ／Ｄ変換器と同様に低スルーレートのオペアンプを
Ｄ／Ａ変換器９の内部素子として使用できるのでグリッ
チの悪影響を低減できる。また本実施例も３ビットのＡ
／Ｄ変換器としたが、任意のビット数のＡ／Ｄ変換器に
容易に拡張できることは明かである。更に図４において
もアナログデータ転送スイッチ３、ディジタルデータ転
送スイッチ１１、ディジタルデータ読み出しスイッチ１
７、リセットスイッチ２２は各々ＮチャネルＭＯＳＦＥ
Ｔとして描写及び説明を行ってきたが、ＮチャネルＭＯ
ＳＦＥＴではなくＰチャネルＭＯＳＦＥＴ、並列ＣＭＯ
Ｓスイッチ、またはＪＦＥＴを使用してもよい。スイッ
チを駆動する際のゲート電位変化によるフィードスルー
電位変動のデータ（とりわけアナログデータ）に対する
影響を更に考慮する場合には並列ＣＭＯＳスイッチが望
ましい。

【００１４】本発明のセンサの第１及び第２の実施例を
図５及び図６に示す。図５及び図６は各々図１及び図３
に示したＡ／Ｄ変換器のアレイ状のアナログデータ入力
端子の各々にセンシング素子２５を付加したものであ
る。図５、図６において各センシング素子２５は検出す
べき物理量を電圧までトランスデュースする部分と必要
に応じては検出部自体を初期化するリセットスイッチ及
びバッファ出力回路をも含むものである。（ここに述べ
たリセットスイッチの動作タイミング図が図２及び図４
においてアナログ並列入力信号リセット信号として示し
たものである。）例えばセンシング素子２５の中の検出
部での信号が電流としての出力形態であれば各センシン
グ素子２５は電流／電圧変換回路を含むものである。図
５に示すセンサは図１に示したＡ／Ｄ変換器のアナログ
データ入力端子１に各センシング素子２５の出力を並列
に導くものであり以下の動作は図２に示したタイミング
図の通りである。また図６に示すセンサも同様であり、
図３に示したＡ／Ｄ変換器のアナログデータ入力端子１
に各センシング素子２５の出力を並列に導くものであり
以下の動作は図４に示したタイミング図の通りである。
このような構成のセンサではＡ／Ｄ変換器をも含めた１
チップ集積化デバイスもしくはハイブリッド集積化デバ
イスとすることが可能であり、アナログデータの精度即
ちＳ／Ｎを劣化させることなくディジタル化できるこ
と、前記デバイス外へディジタルデータとして出力信号
を引き出すことにより信号品質の低下を招くことがな
い、等が特徴として挙げられる。

【００１５】図５及び図６においては１次元アレイ状の
センサを説明したが、更に２次元アレイ状のセンサを図
７を用いて説明する。図７中２６はＭ行Ｎ列のエリアセ
ンシング素子であり、２５はＭ×Ｎ個のセンシング素
子、２７はＭ段の垂直走査回路、２８はＮ個の列毎のセ
ンシング素子出力端子であり、このセンシング素子出力
端子２８を各々図１または図３に示したＡ／Ｄ変換器の
アナログデータ入力端子１に接続して且つＡ／Ｄ変換器
の走査回路１６を水平走査回路として駆動して２次元ア
レイ状センサを構成するものである。１段の垂直転送毎
に１行のデータのＡ／Ｄ変換及びディジタル走査出力を
得るように駆動を行う。

【００１６】このような構成のセンサではＡ／Ｄ変換器
をも含めた１チップ集積化デバイスもしくはハイブリッ
ド集積化デバイスとすることが可能であり、アナログデ
ータの精度即ちＳ／Ｎを劣化させることなくディジタル
化できることと、前記デバイス外へディジタルデータと
して出力信号を引き出すことにより信号品質の低下を招
くことがない。

【００１７】図８は図７のセンサをＣＣＤセンサを基本
とした場合のより具体的な第１の実施例のエリアセンサ
を示すものである。３１は図１または図３に示したＡ／
Ｄ変換器である。図８において、入射露光量に応じて各
フォトダイオード３９に蓄えられた電荷は垂直ブランキ
ング期間毎に転送ゲート４０の駆動によって垂直電荷転
送路４１に転送された後、垂直電荷転送路４１をクロッ
クパルス端子４２を駆動することにより順次垂直方向に
転送される。以後、各列の電荷は水平ブランキング期間
毎に１行毎に出力ゲート３５の駆動によって浮遊拡散領
域３４に転送される。前記浮遊拡散領域３４はバッファ
３３と共に浮遊拡散型増幅器として機能して浮遊拡散領
域３４の中の各電荷が有するアナログ値を同時に検出し
これをＡ／Ｄ変換器３１のアナログデータ入力端子１に
各々入力する。以下１行毎に各列のアナログデータが並
列にＡ／Ｄ変換されてディジタル値としてディジタル信
号出力線１８にシリアルに出力される。図８中において
リセットゲート３６はこれを駆動してリセット電位にあ
る拡散領域３８と前記浮遊拡散領域３４とを結んでリセ
ットを行うためのものである。３７は拡散領域３８の電
位をリセット電位に保つためのラインである。１、１
８、１９、２０は各々図１または図３の中の同一番号の
ものと等しい。

【００１８】尚、図８においてはインターライン転送型
の電荷転送型撮像素子を基本とするＡ／Ｄ変換機能を有
するセンサとして説明を行ったが、フレーム転送型やフ
レームインターライン転送型の電荷転送型撮像素子に対
しても同様にＡ／Ｄ変換機能を有するセンサを実現でき
る。

【００１９】ところで複数個のアナログデータ入力端子
に与えられるアナログ値が各アナログデータ入力端子毎
に異なるオフセット値を有する場合はこれが固定パター
ンノイズとなるので、これをＡ／Ｄ変換する前に除去す
る必要がある。従って各アナログデータ入力端子毎に容
量とスイッチ等からなるクランプ回路を設ければ固定パ
ターンノイズを除去できる。

【００２０】従って図８のセンサにおいては、バッファ
３３をノイズを低減するために容量とスイッチからなる
クランプ回路を基本構成とする相関２重サンプリング回
路を含むものとしてもよい。即ち各水平ブランキング期
間について各列の浮遊拡散領域３４が一斉にリセット電
位に保たれた直後に各列のクランプ回路の出力端子を一
定電圧にクランプしておくことにより、前記各列の浮遊
拡散領域３４に一斉に露光量を担う出力が現われた際に
前記各列のクランプ回路の出力端子には固定パターンノ
イズが除去された出力を得る。これにより各列毎にＡ／
Ｄ変換するために好適なアナログ出力を得る。

【００２１】図９（ａ）は図７のセンサを増幅型ＭＯＳ
センサを基本とした場合のより具体的な第２の実施例の
エリアセンサを示すものである。３１は図１または図３
に示したＡ／Ｄ変換器、４７は定電流源を形成する素
子、１、１８、１９、２０は各々図１または図３の同一
番号ものに等しいものである。図９（ａ）において、入
射露光量に応じて各フォトダイオード４４に蓄えられた
電荷は垂直走査回路の働きにより選択された行について
水平ブランキング期間毎に転送スイッチ４３が一斉にオ
ンし増幅用トランジスタ４５のゲート電位として蓄えら
れる。この後転送スイッチ４３はオフ状態にする。この
とき増幅用トランジスタ４５のドレインをハイレベルに
することによって、現在選択されている１行の増幅用ト
ランジスタ４５のゲート電位に基づいたフォロワ出力が
増幅用トランジスタ４５の共通ソースである垂直出力線
４６に現われる。或る１つの行の出力が垂直出力線４６
に現われる場合、まずその行の露光量情報を担うフォロ
ワ出力が現れ、続いてその行の増幅用トランジスタ４５
のゲート電位がリセット用トランジスタ４９により所定
のリセット値にリセットされた後の上記ゲート電位のフ
ォロワ出力が現われる。本センサでは各画素毎に増幅用
トランジスタ４５の閾値電圧に製造上の特性ばらつきが
生じ、これが増幅用トランジスタのゲート電位が一定値
に設定されてもフォロワ出力ばらつき即ち固定パターン
ノイズとして現われる。従って上記の露光量情報を担う
フォロワ出力とリセット後のフォロワ出力との差をとる
ことが必要である。以下にこの方法を説明する。前記の
露光量情報を担うフォロワ出力が垂直出力線４６に現わ
れている時に結合容量５０のバッファ５２側の端子５１
の電位をリセットするリセットスイッチ４８をオンにす
る。次に端子５１の電位のリセットスイッチ４８がオフ
した後に増幅用トランジスタ４５のゲート電位リセット
用トランジスタ４９をオンにして垂直出力線４６には今
度はリセット電位にあるゲート電位のフォロワ出力が現
われる。このとき端子５１には前記リセット電位にある
ゲート電位のフォロワ出力と前記露光量情報を担ったフ
ォロワ出力との差分の電圧が現れ、この差分の出力電圧
をバッファ５２を通してこれをＡ／Ｄ変換器３１のアナ
ログデータ入力端子１に各列毎に各々入力する。以上の
ように差分をとることにより各増幅用トランジスタの特
性ばらつきに起因する固定パターンノイズを除去してい
る。以下各列の差分のアナログ出力が並列にＡ／Ｄ変換
されてディジタル値としてディジタル信号出力線１８に
シリアルに出力される。以下、水平ブランキング期間毎
に１行づつ各列の差分のアナログ出力が並列に前記Ａ／
Ｄ変換器３１に入力されてはシリアルにディジタル値に
変換されて出力される。なお垂直信号線４６と端子５１
との間に増幅器を挿入してもよく、この増幅器が電圧増
幅部とそれに引き続くバッファ段からなる場合には出力
信号を大きくとることができる。この直後に前記の差分
電圧をとる回路があるので固定パターンノイズはやはり
除去される。

【００２２】図９（ａ）のセンサで用いた固定パターン
ノイズを除去するための方法はＡ／Ｄ変換機能を有さな
いセンサとしても有効に働くので、そのような場合を図
９（ｂ）を用いて説明する。入射露光量に応じて各フォ
トダイオード４４に蓄えられた電荷は垂直走査回路の働
きにより選択された行について水平ブランキング期間毎
に転送スイッチ４３が一斉にオンし増幅用トランジスタ
４５のゲート電位として蓄えられる。この後転送スイッ
チ４３はオフ状態にする。このとき露光量情報を担うフ
ォロワ出力が垂直出力線４６に現われているが、ここで
結合容量５０の端子５１の電位をリセットするリセット
スイッチ４８をオンにする。次に端子５１の電位のリセ
ットスイッチ４８がオフした後に増幅用トランジスタ４
５のゲート電位リセット用トランジスタ４９をオンにし
て垂直出力線４６には今度はリセット電位にあるゲート
電位のフォロワ出力が現われる。このとき端子５１には
前記リセット電位にあるゲート電位のフォロワ出力と前
記露光量情報を担ったフォロワ出力との差分の電圧が現
れる。増幅器８６を垂直信号線４６と結合容量５０との
間に挿入してもよい。増幅器８６が電圧増幅機能を有す
る場合は出力信号を大きくとることができるし、この場
合にも明時出力と暗時出力間の差分電圧をとる回路が設
けられているのでやはり固定パターンノイズを除去でき
る。端子５１に現われた明時出力と暗時出力との差分電
圧値を、水平走査回路の出力パルスにより順次スイッチ
８４を介して共通水平出力線８５に出力する。この水平
走査期間の露光による電荷は、転送スイッチ４３がオフ
状態になっているので増幅用トランジスタ４５のゲート
とは分離されているので、後で読み出される列になるほ
ど出力が大きくなるという列毎の露光時間の不均一性は
生じ得ない。

【００２３】以上本発明のセンサによればＡ／Ｄ変換処
理に好適な、固定パターンノイズを除去したアナログデ
ータを得ることができ、センシング素子のアナログ量の
ディジタル化をセンサと同一チップ内もしくは近接した
場所で、変換時間に長時間を要することなく行うことを
可能とし、極めて高速に高品質のデータ収集が可能にな
る。本発明はハイブリッド構成においても大きな効果を
有するのでＡ／Ｄ変換器に用いた半導体とは素材の異な
るセンシング素子とも組合せ可能であり、その適用範囲
は極めて広いということができる。

【００２４】なお本発明は、センサへの応用例の説明に
おいてはセンサとしては光情報を扱うイメージセンサを
取り上げたが、光情報に限らずアレイ状をなした他の物
理量を扱うセンシング素子においても適用可能である。

【００２５】次に本発明の３次元集積回路の実施例を図
面を参照しながら説明する。図１０は本発明の実施例の
３次元集積回路である。図１０においては第１層、第２
層、第３層からなる。第１層は光電変換層であり、図１
０では５行５列の光電変換単位素子からなる。第２層は
Ａ／Ｄ変換層であり、図１０に示すように第１層の光電
変換素子に対応して５行５列のＡ／Ｄ変換単位素子から
なる。第３層は演算処理層である。３次元集積回路とし
てはさらに信号転送部、記憶部、電源部、駆動部等をも
層毎に形成したものも存在するが、いづれも図１０では
光電変換部となっている多数のアナログデータの入力ま
たは発生部とＡ／Ｄ変換部とを一般的に有している。第
２層のＡ／Ｄ変換層は多数個のアナログ値を同数個のデ
ィジタル値に変換する機能を有するが、そのＡ／Ｄ変換
層をＡ／Ｄ変換単位素子部とＡ／Ｄ変換共通部とを合わ
せて図１１に示す。図１１においてはＡ／Ｄ変換単位素
子部を２行２列のアレイ状に並んだ形として描いてい
る。本Ａ／Ｄ変換層は既に説明した実施例である図１及
び図２のＡ／Ｄ変換器においてディジタル値出力のシリ
アル出力方式を考慮しないものを２次元マトリックス状
に配列したものに相当する。即ち複数データのパラレル
入力、パラレル出力のＡ／Ｄ変換器となっている。図１
１においては図１０の光電変換層からアナログ量を受け
るべき複数個のアナログデータ入力端子６１を有してお
りこれらのデータは、アナログ値転送ゲート端子６２に
よって駆動されるアナログデータ転送スイッチ６３を介
してアナログ値蓄積部６４に保持される。６５はカウン
タでありカウンタクロック入力端子６６及びカウンタク
リア端子６７によって制御される。６８はカウンタ６５
からのバイナリ出力線である。なお図１０では簡単のた
めカウンタ６５を３ビットカウンタとしているが原理的
には求める階調性に応じて何ビットカウンタでもよい。
Ｄ／Ａ変換器６９はカウンタ６５のバイナリ出力端子６
８からのバイナリ出力をアナログ値に変換したデータを
複数個の比較器７０の一方の入力端子にＤ／Ａ変換器ア
ナログ出力線７４を通して与える。各比較器７０の他方
の入力端子には前記アナログ値蓄積部６４に保持された
データが入力される。比較の初期段階ではアナログ値蓄
積部６４のデータの方がＤ／Ａ変換器６９のアナログ出
力線のデータよりも大きく、比較器７０の出力はディジ
タルデータ転送スイッチ７１をオン状態にしてバイナリ
出力線６８のデータがバッファ増幅器７２を経てディジ
タル値出力端子組７５に伝達されている。カウンタ６５
がアップカウンタであればＤ／Ａ変換器６９のアナログ
出力線７４の値がアナログ値蓄積部６４のデータを上回
った時点で、即ち個々の光電変換単位素子毎に独立した
タイミングで、各アナログ並列入力データ毎にディジタ
ルデータ転送スイッチ７１はオフ状態に転じ、以降ディ
ジタル値蓄積部７７およびバッファ増幅器７２のデータ
はディジタルデータ転送スイッチ７１がオフ状態に転じ
る直前のバイナリデータを保持し続ける。カウンタ６５
がその最大値までカウントアップをし終えた後で、図示
はしないが、各ディジタル値出力端子組７５のディジタ
ル値出力をサンプリングする構成にすれば各アナログ並
列データ入力端子６１に与えられたアナログ値に相当す
るディジタル値が各入力端子毎に得られる。以下各画素
毎に得られたディジタル値は図１０の演算処理層へ伝達
されて画像処理が行なわれる。アナログ値リセットスイ
ッチ７６はアナログ値蓄積部６４をリセットするための
スイッチでありリセットゲート端子７３によって制御さ
れる。本アナログ値リセットスイッチ７６はアナログデ
ータ入力端子６１のインピーダンスが大きい場合に必要
なものであり、出力インピーダンスの小さいバッファ等
を介してアナログデータ入力端子６１にデータ入力が行
われる場合には特に必要ではない。アナログ値蓄積部６
４、ディジタル値蓄積部７７は容量性素子として描写し
ているが、これは更にインピーダンス変換素子をも含ん
だレジスタとしてもよい。

【００２６】特にディジタル値蓄積部７７とディジタル
データ転送スイッチ７１はディジタルデータ転送スイッ
チ７１のゲート端子をイネーブル端子とするフリップフ
ロップにしてスタティックレジスタとしてもよい。Ｄ／
Ａ変換器６９は重み付け型やＲ−２Ｒ型等の一般的なＤ
／Ａ変換器である。また本図に示すようなＡ／Ｄ変換器
は積分型やカウンタ型と呼ばれるＡ／Ｄ変換器の範疇に
入るものであり、上記の説明ではカウントアップ型とし
て説明を行ったがカウントダウン型としてもよい。カウ
ントダウン型の場合は、比較の初期段階ではアナログ値
蓄積部６４のデータの方がＤ／Ａ変換器６９のアナログ
出力線７４のデータよりも小さく、比較器７０の出力は
ディジタルデータ転送スイッチ７１をオン状態にしてバ
イナリ出力線６８のデータがそのままディジタル値蓄積
部７７に伝達されているが、Ｄ／Ａ変換器６９のアナロ
グ出力線７４のデータ値がアナログ値蓄積部６４のデー
タを下回った時点で各アナログ並列入力データ毎にディ
ジタルデータ転送スイッチ７１はオフ状態に転じ、以降
ディジタル値蓄積部７７のデータはディジタルデータ転
送スイッチ７１がオフ状態に転じる直前のバイナリデー
タを保持し続けることになる。ところでディジタル値出
力端子組７５に現われるデータはアナログ並列入力デー
タ毎に一斉に読み出しが可能である。このことは３次元
集積回路のＡ／Ｄ変換器としては望ましい条件である。
また通常のフラッシュ型のＡ／Ｄ変換器よりも光電変換
単位素子当りのＡ／Ｄ変換素子数が小さい。これは１つ
の光電変換単位素子当りについてのＡ／Ｄ変換単位素子
として必要な構成要素が比較器、ディジタルデータ蓄積
部、ディジタルデータ転送スイッチ、アナログデータ蓄
積部、アナログデータ転送スイッチ、リセットスイッ
チ、バッファ増幅器等の個数も少なく且つ極めて簡単な
構造のデバイスからなっていることによる。本１１図の
ディジタル出力は簡単に図示するために３ビットとして
いるがバイナリ出力線６８、ディジタルデータ転送スイ
ッチ７１及びバッファ増幅器７２の並列本数を８本にす
れば容易に８ビットディジタル出力を実現できる。アナ
ログデータからディジタルデータへの変換は各アナログ
並列入力データにおいて並列同時に行われている。カウ
ンタ６５のフルスケールが２５５であるとすれば、フレ
ーム期間内に２５５クロックだけカウントすればよく、
約５００μ秒なる短いフレーム期間であっても最高約５
００ｋＨｚという比較的低周波のクロックで駆動してよ
く、従って時間的に余裕のあるＡ／Ｄ変換が可能であ
り、Ｄ／Ａ変換器６９の内部素子として低スルーレート
のオペアンプを使用できるのでグリッチの悪影響もなく
高精度化が可能である。従ってフラッシュ型のＡ／Ｄ変
換器ほど高速ではないが通常の光電変換素子のフレーム
周波数からすれば十分に高速、高精度のＡ／Ｄ変換がで
き、きわめて高性能の３次元集積回路を実現できる。ま
た本実施例では３ビットのＡ／Ｄ変換器としたが、任意
のビット数のＡ／Ｄ変換器に容易に拡張できることは明
かである。

【００２７】更に図１１においてはアナログデータ転送
スイッチ６３、ディジタルデータ転送スイッチ７１、リ
セットスイッチ７６は各々ＮチャネルＭＯＳＦＥＴとし
て描写及び説明を行ってきたが、ＮチャネルＭＯＳＦＥ
ＴではなくＰチャネルＭＯＳＦＥＴ、並列ＣＭＯＳスイ
ッチ、またはＪＦＥＴを使用してもよい。スイッチを駆
動する際のゲート電位変化によるフィードスルー電位変
動のデータ（とりわけアナログデータ）に対する影響を
更に考慮する場合には並列ＣＭＯＳスイッチが望まし
い。

【００２８】図１０の光電変換層内にある光電変換単位
素子としてはその端子間電圧が露光量に応じて変化する
ものであればよく、その一方の端子電位を固定したとき
露光量情報を担う他方の端子の電位を図１１中のアナロ
グデータ入力端子６１に与えればよい。例えばフォトダ
イオードを用いてその端子間電位差を図１１のアナログ
データ入力端子６１に与えればよい。図１２は図１１中
のアナログ値蓄積部に対する充電能力を向上するための
光電変換単位素子を示したものであり、７８はフォトダ
イオード等に代表される光電変換基本デバイスであり、
その一方の端子は固定電位端に、他方はインピーダンス
変換して光電変換単位素子としての電流駆動能力を向上
させるためのフォロワ回路構成をとる、インピーダンス
変換素子７９のゲート端子に結線されている。８０は光
電変換材料７８の両端子間の電位差をリセットするため
のリセットスイッチである。インピーダンス変換素子７
９のソース端子８１に現われる電圧値を図１１のアナロ
グデータ入力端子６１に与えて使用する。

【００２９】以上、上記のような構成によれば、簡単な
回路構成と少ない素子数で高速高精度なＡ／Ｄ変換器を
単位光電変換素子毎に設けることが可能であり、高精度
ディジタル信号処理が可能な高集積度の３次元集積回路
を実現することができる。

【００３０】なお本発明は、光電変換素子をアナログデ
ータ入力源としたが、光情報に限らずアレイ状をなした
光以外の他の物理量を扱うセンシングデバイスをアナロ
グデータ入力源とした場合においても適用可能である。
更に前記アナログデータの入力源は特にセンシングデバ
イスからの出力である必要もなく信号処理の過程で現わ
れたなんらかのアナログ値であっても本質的に問題はな
く本発明は適用されるものである。また必要であれば、
図９（ａ）、（ｂ）で説明したと同様にクランプ回路を
設ければ固定パターンノイズの除去機能を有する３次元
集積回路も実現することが可能である。

【００３１】

【発明の効果】以上説明したように本発明によれば簡単
な回路構成によって、固定パターンノイズの除去機能を
有するセンサが可能になると共に、並列入力される複数
個のアナログ値をディジタル値に、Ａ／Ｄ変換期間を節
約して、高精度に変換することが可能になるとことと、
変換されたディジタル値を高速走査して出力することに
よって、高速高精度なパラレル入力／シリアル出力のＡ
／Ｄ変換器を実現することができる。また上記のＡ／Ｄ
変換器に入力すべきアナログデータを与えるアレイ状の
センシング素子を付加することにより、センシング素子
の各種の物理量情報量に基づくアナログ値をディジタル
値に各センシング素子毎に並列に変換することが可能と
なり、前記ディジタル量を高速に読み出して高速、高Ｓ
／Ｎのアレイ状センサを実現することができる。例えば
前記物理量として光を扱えば、本発明は画像入力装置と
して極めて有用である。更に上記のＡ／Ｄ変換器を多入
力多出力構成とし、これにより多数のアナログ値をＡ／
Ｄ変換するＡ／Ｄ変換層を形成すれば、高精度で高集積
度である３次元集積回路を実現することができる。とり
わけ本発明はアレイ状のセンシング素子を有する３次元
集積回路とりわけ画像処理用３次元集積回路用において
極めて好適である。

【００３２】以上説明したように本発明の産業上の効果
は極めて大である。

【図面の簡単な説明】

【図１】本発明のＡ／Ｄ変換器の第１の実施例における
回路図

【図２】図１のＡ／Ｄ変換器の駆動タイミング図

【図３】本発明のＡ／Ｄ変換器の第２の実施例における
回路図

【図４】図３のＡ／Ｄ変換器の駆動タイミング図

【図５】本発明のセンサの第１の実施例における回路図

【図６】本発明のセンサの第２の実施例における回路図

【図７】２次元アレイ状のセンサの構成図

【図８】本発明の第１の実施例の２次元アレイ状のセン
サのブロック図

【図９】（ａ）は本発明の第２の実施例の２次元アレイ
状のセンサのブロック図（ｂ）はＡ／Ｄ変換機能を備え
ない２次元アレイ状のセンサのブロック図

【図１０】本発明の実施例の３次元集積回路の機能説明
図

【図１１】本発明の３次元集積回路に用いるＡ／Ｄ変換
器の回路図

【図１２】光電変換単位素子の回路図

【符号の説明】

１ アナログデータ入力端子 ４ アナログ値蓄積部 ５ カウンタ ９ Ｄ／Ａ変換器 １０ 比較器 １１ ディジタルデータ第１転送スイッチ １２、１５、２４ ディジタル値蓄積部 １３ ディジタル値転送ゲート端子 １４ ディジタルデータ第２転送スイッチ １６ 走査回路 ２５ センシング素子 ３１ パラレルイン−シリアルアウトＡ／Ｄ変換器 ３４ 浮遊拡散領域 ３９ フォトダイオード ４０ 転送ゲート ４１ 垂直電荷転送路 ４４ フォトダイオード ４５ 増幅用トランジスタ ４６ 垂直信号線 ５０ 結合容量 ５１ 差分信号出力端子 ６１ アナログデータ入力端子 ６３ アナログデータ転送スイッチ ６５ カウンタ ６９ Ｄ／Ａ変換器 ７０ 比較器 ７１ ディジタルデータ転送スイッチ

Claims (12)

【特許請求の範囲】
1. 【請求項１】複数個のアナログデータ入力端子と、この
   複数のアナログデータ入力端子より入力される個々のア
   ナログデータを蓄積する複数個のアナログ値蓄積部と、
   ディジタルカウンタと、このディジタルカウンタのディ
   ジタル出力をアナログ値に変換するＤ／Ａ変換器と、こ
   のＤ／Ａ変換器の出力値と前記アナログデータとを比較
   し、前記ディジタルカウンタがアップカウンタである時
   は前記Ｄ／Ａ変換器の出力値が前記アナログデータを上
   回ったこともしくは、前記ディジタルカウンタがダウン
   カウンタである時は前記Ｄ／Ａ変換器の出力値が前記ア
   ナログデータを下回ったことを判別する複数の比較手段
   と、この複数の比較手段による制御を受けて前記Ｄ／Ａ
   変換器のディジタル値を記憶するディジタル値蓄積部と
   を備えたＡ／Ｄ変換器。
2. 【請求項２】複数個のアナログデータ入力端子と、この
   複数のアナログデータ入力端子より入力される個々のア
   ナログデータを蓄積するアナログ値蓄積部と、ディジタ
   ルカウンタと、このディジタルカウンタのディジタル出
   力をアナログ値に変換するＤ／Ａ変換器と、このＤ／Ａ
   変換器の出力値と前記アナログデータとを比較し、前記
   ディジタルカウンタがアップカウンタである時は前記Ｄ
   ／Ａ変換器の出力値が前記アナログデータを上回ったこ
   ともしくは、前記ディジタルカウンタがダウンカウンタ
   である時は前記Ｄ／Ａ変換器の出力値が前記アナログデ
   ータを下回ったことを判別する複数の比較手段と、この
   複数の比較手段による制御を受けて前記Ｄ／Ａ変換器の
   ディジタル値を記憶するディジタル値蓄積部とを備えた
   Ａ／Ｄ変換器であって、さらに前記ディジタル値蓄積部
   のデータの出力を順次読み出す走査回路を備えた請求項
   １記載のＡ／Ｄ変換器。
3. 【請求項３】複数の比較手段に基づいてＤ／Ａ変換器の
   ディジタル値を記憶し、記憶した前記ディジタル値をデ
   ィジタル値蓄積部に伝達する第２の蓄積部と、この第２
   の蓄積部からディジタル値蓄積部へのディジタル値の伝
   達を制御する伝達スイッチ列とを備えた請求項２記載の
   Ａ／Ｄ変換器。
4. 【請求項４】アレイ状のセンシング素子の出力を請求項
   ２記載のＡ／Ｄ変換器のアナログデータ入力端子に接続
   したディジタル信号出力のセンサ。
5. 【請求項５】アレイ状をなしたセンシング素子である光
   電変換素子と、複数列の垂直電荷転送路と、電荷を電圧
   に変換してこれをアナログ出力とする増幅部とを備えた
   請求項４記載のセンサ。
6. 【請求項６】アレイ状をなした複数の光電変換素子から
   の電圧値出力を各垂直出力線毎にフォロワ回路で増幅
   し、固定パターンノイズを除去する回路を列毎に備えた
   センサ。
7. 【請求項７】アレイ状をなした複数の光電変換素子から
   の電圧値出力をフォロワ回路で増幅し各垂直出力線に出
   力し、結合容量の一方の端子をこの各垂直出力線に接続
   するとともに前記結合容量の他方の端子をスイッチの一
   方の端子に接続し、更に前記スイッチの他端を一定電位
   線に接続した構成をとるセンサであって、露光量情報を
   担うフォロワ出力が垂直出力線に現われている時に前記
   スイッチをオンにし、このスイッチがオフした後に増幅
   用トランジスタのゲート電位をリセットして前記垂直出
   力線にゲート電位がリセット電位にある前記増幅用トラ
   ンジスタのフォロワ出力を出力することにより前記結合
   容量端子にゲート電位がリセット電位にある前記増幅用
   トランジスタのフォロワ出力と前記露光量情報を担った
   フォロワ出力との差分の電圧を出力して、各垂直出力線
   毎に固定パターンノイズを除去する回路を備えたセン
   サ。
8. 【請求項８】アレイ状をなした複数の光電変換素子から
   の電圧値出力をフォロワ回路で増幅し、列毎に固定パタ
   ーンノイズを除去したアナログ出力を与える回路を備え
   た請求項４記載のセンサ。
9. 【請求項９】アレイ状をなした複数の光電変換素子から
   の電圧値出力をフォロワ回路で増幅し各垂直出力線に出
   力し、結合容量の一方の端子をこの各垂直出力線に接続
   するとともに前記結合容量の他方の端子をスイッチの一
   方の端子に接続し、更に前記スイッチの他端を一定電位
   線に接続した構成をとるセンサであって、露光量情報を
   担うフォロワ出力が垂直出力線に現われている時に前記
   スイッチをオンにし、このスイッチがオフした後に増幅
   用トランジスタのゲート電位をリセットして前記垂直出
   力線にゲート電位がリセット電位にある前記増幅用トラ
   ンジスタのフォロワ出力を出力することにより前記結合
   容量端子にゲート電位がリセット電位にある前記増幅用
   トランジスタのフォロワ出力と前記露光量情報を担った
   フォロワ出力との差分の電圧を出力して、各垂直出力線
   毎に固定パターンノイズを除去する回路を備えた請求項
   ４記載のセンサ。
10. 【請求項１０】Ａ／Ｄ変換層の構成要素として請求項１
    記載のＡ／Ｄ変換器を備え、他層からの複数個のアナロ
    グデータを前記Ａ／Ｄ変換器の複数個のアナログデータ
    入力端子に各々入力する構成の３次元集積回路。
11. 【請求項１１】アレイ状のセンシング素子からのアナロ
    グ値出力を並列にディジタル値に変換することを特徴と
    する請求項１０記載の３次元集積回路。
12. 【請求項１２】露光量に応じて変化する複数個の光電変
    換デバイスの端子電圧をインピーダンス変換して各々の
    Ａ／Ｄ変換器に伝達することを特徴とする請求項１１記
    載の３次元集積回路。