JPH05326898A - 薄膜ｓｏｉ基板の製法および半導体装置 - Google Patents
薄膜ｓｏｉ基板の製法および半導体装置Info
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- JPH05326898A JPH05326898A JP4128910A JP12891092A JPH05326898A JP H05326898 A JPH05326898 A JP H05326898A JP 4128910 A JP4128910 A JP 4128910A JP 12891092 A JP12891092 A JP 12891092A JP H05326898 A JPH05326898 A JP H05326898A
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Landscapes
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- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 素子形成領域の半導体結晶層の膜厚を薄くす
ることができると共に、前記半導体結晶層内におけるス
トレスの発生を防ぐことができる薄膜ＳＯＩ基板の製法
を提供する。 【構成】 表面に凹部８を設けた半導体基板１上に絶縁
膜２および半導体多結晶層４を形成し、前記半導体多結
晶層の上に別の半導体基板11を貼り合わせて熱処理を行
う。前記別の半導体基板を薄く研磨し、ついでストリッ
プヒータなどの熱処理により半導体多結晶層を単結晶化
する。つぎに、凹部以外に形成された絶縁膜をストッパ
ーとして利用し、前記別の半導体基板およびえられた半
導体単結晶層の一部を取り除く。
ることができると共に、前記半導体結晶層内におけるス
トレスの発生を防ぐことができる薄膜ＳＯＩ基板の製法
を提供する。 【構成】 表面に凹部８を設けた半導体基板１上に絶縁
膜２および半導体多結晶層４を形成し、前記半導体多結
晶層の上に別の半導体基板11を貼り合わせて熱処理を行
う。前記別の半導体基板を薄く研磨し、ついでストリッ
プヒータなどの熱処理により半導体多結晶層を単結晶化
する。つぎに、凹部以外に形成された絶縁膜をストッパ
ーとして利用し、前記別の半導体基板およびえられた半
導体単結晶層の一部を取り除く。
Description
【０００１】
【産業上の利用分野】本発明は薄膜ＳＯＩ基板の製法お
よびその基板を用いた半導体装置に関する。さらに詳し
くは、素子形成領域の半導体結晶層の膜厚を薄くするこ
とができるとともに、前記半導体結晶層内におけるスト
レスの発生を防ぐことができる薄膜ＳＯＩ基板の製法お
よびその基板を用いた半導体装置に関する。
よびその基板を用いた半導体装置に関する。さらに詳し
くは、素子形成領域の半導体結晶層の膜厚を薄くするこ
とができるとともに、前記半導体結晶層内におけるスト
レスの発生を防ぐことができる薄膜ＳＯＩ基板の製法お
よびその基板を用いた半導体装置に関する。
【０００２】なお、本明細書においては、ＳＯＩを絶縁
膜上の半導体結晶層の意味で使用し、シリコン半導体に
限定されず、広く半導体を含む意味で使用する。
膜上の半導体結晶層の意味で使用し、シリコン半導体に
限定されず、広く半導体を含む意味で使用する。
【０００３】
【従来の技術】従来のＳＯＩ基板の製法を図４に示す。
まず、シリコン基板21上に絶縁膜であるシリコン酸化膜
22をたとえばＣＶＤ法により形成する（図４のａ工程参
照）。ついで、別のシリコン基板31を前記シリコン酸化
膜22上に貼り合わせ（図４のｂ工程参照）、熱処理を行
なうことにより両者を密着させる（図４のｃ工程参
照）。つぎに、上部シリコン基板31をグラインダーなど
を用いて所望の厚さまで削り、最後に表面を鏡面研磨す
ることによりＳＯＩ基板がえられる（図４のｄ工程参
照）。
まず、シリコン基板21上に絶縁膜であるシリコン酸化膜
22をたとえばＣＶＤ法により形成する（図４のａ工程参
照）。ついで、別のシリコン基板31を前記シリコン酸化
膜22上に貼り合わせ（図４のｂ工程参照）、熱処理を行
なうことにより両者を密着させる（図４のｃ工程参
照）。つぎに、上部シリコン基板31をグラインダーなど
を用いて所望の厚さまで削り、最後に表面を鏡面研磨す
ることによりＳＯＩ基板がえられる（図４のｄ工程参
照）。
【０００４】
【発明が解決しようとする課題】しかしながら、前述し
た従来の製法においては、上部シリコン基板を機械的に
研磨して所望の膜厚をえているため、研磨による膜厚制
御が難しく、極薄の、たとえば１μｍ以下程度の薄いシ
リコン層をうるのが困難であった。また、上部シリコン
基板を直接に絶縁膜に貼り合わせているため、上部シリ
コン基板内にストレスが発生し、半導体結晶内に結晶欠
陥が発生してしまうという問題があった。
た従来の製法においては、上部シリコン基板を機械的に
研磨して所望の膜厚をえているため、研磨による膜厚制
御が難しく、極薄の、たとえば１μｍ以下程度の薄いシ
リコン層をうるのが困難であった。また、上部シリコン
基板を直接に絶縁膜に貼り合わせているため、上部シリ
コン基板内にストレスが発生し、半導体結晶内に結晶欠
陥が発生してしまうという問題があった。
【０００５】本発明は、叙上の事情に鑑み、薄膜化が可
能であり、かつ膜内にストレスが発生することがない薄
膜ＳＯＩ基板の製法を提供することを目的とする。
能であり、かつ膜内にストレスが発生することがない薄
膜ＳＯＩ基板の製法を提供することを目的とする。
【０００６】本発明のさらに他の目的は、前記製法によ
りえられた薄膜ＳＯＩ基板を利用して、完全に素子間分
離がなされ、基板容量のない高速素子や高耐圧素子、さ
らにはラッチアップフリーな素子を実現できる半導体装
置を提供することにある。
りえられた薄膜ＳＯＩ基板を利用して、完全に素子間分
離がなされ、基板容量のない高速素子や高耐圧素子、さ
らにはラッチアップフリーな素子を実現できる半導体装
置を提供することにある。
【０００７】本発明のさらに他の目的は、前記製法によ
りえられた薄膜ＳＯＩ基板を利用して、高速、高耐圧で
低消費電力のバイポーラ半導体装置を提供することにあ
る。
りえられた薄膜ＳＯＩ基板を利用して、高速、高耐圧で
低消費電力のバイポーラ半導体装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の薄膜ＳＯＩ基板
の製法は、半導体基板の表面に凹部を設ける工程と、前
記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜
上に半導体多結晶層を形成する工程と、前記半導体多結
晶層上に別の半導体基板を貼り合わせる工程と、前記別
の半導体基板をシードとして熱処理により前記半導体多
結晶層を単結晶化する工程と、前記半導体基板を取り除
く工程からなることを特徴としている。
の製法は、半導体基板の表面に凹部を設ける工程と、前
記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜
上に半導体多結晶層を形成する工程と、前記半導体多結
晶層上に別の半導体基板を貼り合わせる工程と、前記別
の半導体基板をシードとして熱処理により前記半導体多
結晶層を単結晶化する工程と、前記半導体基板を取り除
く工程からなることを特徴としている。
【０００９】また、本発明によるＳＯＩ基板は、前記製
法により半導体基板に１または２以上の凹部が形成さ
れ、該凹部に絶縁膜を介して薄膜の半導体結晶層による
素子形成領域が形成されてなることを特徴としている。
法により半導体基板に１または２以上の凹部が形成さ
れ、該凹部に絶縁膜を介して薄膜の半導体結晶層による
素子形成領域が形成されてなることを特徴としている。
【００１０】さらに、本発明による半導体装置は、前記
ＳＯＩ基板の素子形成領域の各々に１または２以上の半
導体回路が形成されてなることを特徴としている。
ＳＯＩ基板の素子形成領域の各々に１または２以上の半
導体回路が形成されてなることを特徴としている。
【００１１】
【作用】本発明によれば、半導体基板表面に凹部を設
け、この凹部を利用して単結晶層の膜厚をコントロール
できるため、従来に比べて薄い半導体結晶層がえられ
る。また、単結晶層を直接に絶縁膜上に形成しておら
ず、多結晶層を形成して単結晶化しているので、単結晶
層内にストレスが発生することがない。
け、この凹部を利用して単結晶層の膜厚をコントロール
できるため、従来に比べて薄い半導体結晶層がえられ
る。また、単結晶層を直接に絶縁膜上に形成しておら
ず、多結晶層を形成して単結晶化しているので、単結晶
層内にストレスが発生することがない。
【００１２】さらに、この凹部に薄い半導体結晶層で形
成された素子形成領域に半導体回路が形成されれば、各
素子または各素子グループごとに完全に絶縁膜で絶縁さ
れており、素子間耐圧が高くなる。また、基板での寄生
容量が発生しないため、高速動作を実現できる。さらに
は、ラッチアップフリーとすることができ、またバイポ
ーラ半導体装置では、寄生容量もなくなり、低消費電力
で作動する。
成された素子形成領域に半導体回路が形成されれば、各
素子または各素子グループごとに完全に絶縁膜で絶縁さ
れており、素子間耐圧が高くなる。また、基板での寄生
容量が発生しないため、高速動作を実現できる。さらに
は、ラッチアップフリーとすることができ、またバイポ
ーラ半導体装置では、寄生容量もなくなり、低消費電力
で作動する。
【００１３】
【実施例】つぎに、図面を参照しながら本発明の薄膜Ｓ
ＯＩ基板の製法について詳細に説明する。図１は本発明
の一実施例にかかわる薄膜ＳＯＩ基板の製法を示す工程
図である。
ＯＩ基板の製法について詳細に説明する。図１は本発明
の一実施例にかかわる薄膜ＳＯＩ基板の製法を示す工程
図である。
【００１４】まず、図１のａ工程に示すように、半導体
基板１上に凹部８を設ける。具体例としてはシリコン半
導体基板１の表面にレジスト膜を塗布し、形成しようと
する凹部部分が形成されたマスクを用いてレジストパタ
ーンを形成する。ついで、パターン形成されたフォトレ
ジスト３をマスクとして、エッチングにより基板の一部
を除去して、深さ約1.5 μｍの凹部を形成する。
基板１上に凹部８を設ける。具体例としてはシリコン半
導体基板１の表面にレジスト膜を塗布し、形成しようと
する凹部部分が形成されたマスクを用いてレジストパタ
ーンを形成する。ついで、パターン形成されたフォトレ
ジスト３をマスクとして、エッチングにより基板の一部
を除去して、深さ約1.5 μｍの凹部を形成する。
【００１５】つぎに、フォトレジスト３を除去し、前記
半導体基板１上に絶縁膜２および半導体多結晶層４をこ
の順に形成する。具体例としては、酸素プラズマにより
フォトレジスト３を除去し、モノシラン（ＳｉＨ4 ）と
亜酸化チッ素（Ｎ2 Ｏ）のガスを導入して、温度800 ℃
の条件下でＬＰ−ＣＶＤ法にてシリコン酸化膜を堆積さ
せる。ついで、シリコン酸化膜上に、モノシランガスを
用いて温度700 ℃の条件下でＬＰ−ＣＶＤ法にて多結晶
シリコン層４を堆積させる。このばあいに、多結晶シリ
コン層４の表面が実質的に平坦になるまで堆積を続ける
（図１のｂ工程参照）。
半導体基板１上に絶縁膜２および半導体多結晶層４をこ
の順に形成する。具体例としては、酸素プラズマにより
フォトレジスト３を除去し、モノシラン（ＳｉＨ4 ）と
亜酸化チッ素（Ｎ2 Ｏ）のガスを導入して、温度800 ℃
の条件下でＬＰ−ＣＶＤ法にてシリコン酸化膜を堆積さ
せる。ついで、シリコン酸化膜上に、モノシランガスを
用いて温度700 ℃の条件下でＬＰ−ＣＶＤ法にて多結晶
シリコン層４を堆積させる。このばあいに、多結晶シリ
コン層４の表面が実質的に平坦になるまで堆積を続ける
（図１のｂ工程参照）。
【００１６】つぎに、図１のｃ工程に示すように、ｂ工
程で堆積させた半導体多結晶層４の上に別の半導体基板
11を貼り合わせ、熱処理により両者を接合させる。具体
例としては多結晶シリコン層４の上に別のシリコン基板
11を貼り合わせ、アルゴン（Ａｒ）と酸素（Ｏ2 ）の混
合雰囲気中で熱処理（温度：約1200℃、時間：約２時
間）を行ない、多結晶シリコン層４とシリコン基板11と
を接合させる。ついで、接合した上部シリコン基板11を
機械研磨にて薄くする。このばあいに、続くアニール工
程での熱の伝達をよくするために、できるだけ薄く、具
体的には５μｍ程度に上部シリコン基板11を薄くするの
が好ましい。
程で堆積させた半導体多結晶層４の上に別の半導体基板
11を貼り合わせ、熱処理により両者を接合させる。具体
例としては多結晶シリコン層４の上に別のシリコン基板
11を貼り合わせ、アルゴン（Ａｒ）と酸素（Ｏ2 ）の混
合雰囲気中で熱処理（温度：約1200℃、時間：約２時
間）を行ない、多結晶シリコン層４とシリコン基板11と
を接合させる。ついで、接合した上部シリコン基板11を
機械研磨にて薄くする。このばあいに、続くアニール工
程での熱の伝達をよくするために、できるだけ薄く、具
体的には５μｍ程度に上部シリコン基板11を薄くするの
が好ましい。
【００１７】つぎに、図１のｄ〜ｅ工程に示すように、
薄くした半導体基板11の上からストリップヒータなどに
よる熱処理を行ない、半導体基板11をシードとして半導
体多結晶層を単結晶化する。具体的には、ヒータ温度を
1000〜1300℃にし、２mm／秒のスピードでヒータを走査
し、シリコン基板をシードとして多結晶シリコン層を単
結晶シリコン層５にする。
薄くした半導体基板11の上からストリップヒータなどに
よる熱処理を行ない、半導体基板11をシードとして半導
体多結晶層を単結晶化する。具体的には、ヒータ温度を
1000〜1300℃にし、２mm／秒のスピードでヒータを走査
し、シリコン基板をシードとして多結晶シリコン層を単
結晶シリコン層５にする。
【００１８】つぎに、図１のｆ工程に示すように、貼り
合わされた別のシリコン基板11側から単結晶半導体層の
表面に機械研磨を施し、単結晶半導体層を取り除く。こ
の際、凹部６上部の、すなわち凹部６以外の絶縁膜２が
ストッパーとして機能し、素子形成領域７の膜厚を正確
にコントロールすることができる。すなわち、凹部の深
さをコントロールすることにより前記膜厚を正確にコン
トロールすることができ、これにより、たとえば１μｍ
以下の薄膜化が可能となる。
合わされた別のシリコン基板11側から単結晶半導体層の
表面に機械研磨を施し、単結晶半導体層を取り除く。こ
の際、凹部６上部の、すなわち凹部６以外の絶縁膜２が
ストッパーとして機能し、素子形成領域７の膜厚を正確
にコントロールすることができる。すなわち、凹部の深
さをコントロールすることにより前記膜厚を正確にコン
トロールすることができ、これにより、たとえば１μｍ
以下の薄膜化が可能となる。
【００１９】前述の具体例では、半導体基板１、堆積さ
せた半導体多結晶層としてシリコンの例で説明したが、
シリコン以外にＳｉＣ、ＳｉＧｅなどの他の半導体材料
でも同様にできる。また、絶縁膜としてシリコン酸化膜
の例で説明したが、他のシリコンチッ化膜などでも同様
にできる。
せた半導体多結晶層としてシリコンの例で説明したが、
シリコン以外にＳｉＣ、ＳｉＧｅなどの他の半導体材料
でも同様にできる。また、絶縁膜としてシリコン酸化膜
の例で説明したが、他のシリコンチッ化膜などでも同様
にできる。
【００２０】さらに、多結晶半導体層を単結晶化するの
に、ストリップヒータを用いたＺＭＲ法により熱処理を
する例で説明したが、貼り合わせた別の半導体基板側か
ら1000〜1300℃位の高温に加熱して熱処理できればよ
く、電子ビームを用いた電子ビームアニールやハロゲン
ランプなどの光ランプアニール、放電灯アニールなど、
他の加熱方法でもよい。
に、ストリップヒータを用いたＺＭＲ法により熱処理を
する例で説明したが、貼り合わせた別の半導体基板側か
ら1000〜1300℃位の高温に加熱して熱処理できればよ
く、電子ビームを用いた電子ビームアニールやハロゲン
ランプなどの光ランプアニール、放電灯アニールなど、
他の加熱方法でもよい。
【００２１】前述の製法によりえられたＳＯＩ基板は、
絶縁膜上に島状の半導体単結晶層が精度よく、薄層状に
形成され、該半導体結晶層に半導体回路を形成でき、素
子形成領域７とすることができる。この素子形成領域７
に形成される半導体回路の目的に応じて、基板上に前記
島状の素子形成領域を１個または複数個形成できる。
絶縁膜上に島状の半導体単結晶層が精度よく、薄層状に
形成され、該半導体結晶層に半導体回路を形成でき、素
子形成領域７とすることができる。この素子形成領域７
に形成される半導体回路の目的に応じて、基板上に前記
島状の素子形成領域を１個または複数個形成できる。
【００２２】前記島状の素子形成領域毎に、従来の半導
体装置の製造プロセスにより、１素子または複数個の素
子からなる１グループが形成されることにより、素子間
の絶縁は完全になされ、高耐圧で耐放射線に優れた半導
体装置がえられ、また寄生容量やｐｎ接合も形成されな
いため、高速で動作するラッチアップフリーな半導体装
置を実現できる。
体装置の製造プロセスにより、１素子または複数個の素
子からなる１グループが形成されることにより、素子間
の絶縁は完全になされ、高耐圧で耐放射線に優れた半導
体装置がえられ、また寄生容量やｐｎ接合も形成されな
いため、高速で動作するラッチアップフリーな半導体装
置を実現できる。
【００２３】さらに、素子形成領域に半導体回路が形成
された半導体装置の表面に、保護絶縁膜を介して再度半
導体層が形成され、前述のＳＯＩ基板の製法と同様のプ
ロセスにより再度島状の素子形成領域が形成され、半導
体回路を形成することができ、この方法を繰り返すこと
により、立体的に半導体回路を形成することができる。
その結果、小面積の小さいチップで高集積度の、しかも
高特性の半導体装置がえられる。
された半導体装置の表面に、保護絶縁膜を介して再度半
導体層が形成され、前述のＳＯＩ基板の製法と同様のプ
ロセスにより再度島状の素子形成領域が形成され、半導
体回路を形成することができ、この方法を繰り返すこと
により、立体的に半導体回路を形成することができる。
その結果、小面積の小さいチップで高集積度の、しかも
高特性の半導体装置がえられる。
【００２４】つぎに、この素子形成領域にバイポーラト
ランジスタおよびＭＯＳトランジスタが形成される例に
ついて図面を参照しながら説明する。
ランジスタおよびＭＯＳトランジスタが形成される例に
ついて図面を参照しながら説明する。
【００２５】まず、ＳＯＩ基板の素子形成領域７にバイ
ポーラトランジスタを構成した例を図２に示す。
ポーラトランジスタを構成した例を図２に示す。
【００２６】この図２に示されるバイポーラトランジス
タは図１を参照しつつさきに説明した工程につづいて、
イオン注入法などにより、第１導電型（ｎ型）の素子形
成領域７の底部に、第１導電型の高濃度領域（ｎ+ 型領
域）22を形成し、さらに素子形成領域に拡散またはイオ
ン注入法など、従来の方法で第２導電型（ｐ型）領域2
3、第１導電型高濃度領域24を形成し、それぞれコレク
タ領域21、ベース領域22、エミッタ領域23としてバイポ
ーラトランジスタが構成される。コレクタ領域21および
ベース領域22にはそれぞれオーミックコンタクトのため
の高濃度領域25、26が形成され、表面に形成された保護
膜27にコンタクト孔が形成され、コレクタ電極28、ベー
ス電極29、エミッタ電極20が形成され、バイポーラトラ
ンジスタが構成される。なお、19は横方向リーク防止の
ための素子分離領域（シリコン酸化膜）である。
タは図１を参照しつつさきに説明した工程につづいて、
イオン注入法などにより、第１導電型（ｎ型）の素子形
成領域７の底部に、第１導電型の高濃度領域（ｎ+ 型領
域）22を形成し、さらに素子形成領域に拡散またはイオ
ン注入法など、従来の方法で第２導電型（ｐ型）領域2
3、第１導電型高濃度領域24を形成し、それぞれコレク
タ領域21、ベース領域22、エミッタ領域23としてバイポ
ーラトランジスタが構成される。コレクタ領域21および
ベース領域22にはそれぞれオーミックコンタクトのため
の高濃度領域25、26が形成され、表面に形成された保護
膜27にコンタクト孔が形成され、コレクタ電極28、ベー
ス電極29、エミッタ電極20が形成され、バイポーラトラ
ンジスタが構成される。なお、19は横方向リーク防止の
ための素子分離領域（シリコン酸化膜）である。
【００２７】比較のため、従来のバイポーラトランジス
タの断面説明図を図５に示す。
タの断面説明図を図５に示す。
【００２８】図５において、半導体基板（ｐ型）１に低
抵抗化のためのｎ+ 埋込層51が形成されると共に、コレ
クタ領域52とするｎ- 型のエピタキシャル層が形成さ
れ、さらにベース領域53とするｐ型領域、ソース領域54
とするｎ+ 型領域が形成され、コレクタ電極55、ソース
電極56、ベース電極57が形成されている。このトランジ
スタ部分を他の領域から分離するのにＬＯＣＯＳ酸化膜
58およびＬＯＣＯＳ酸化膜58の下に、半導体基板に通じ
て形成されているｐ型領域59とで分離されている。した
がって、横方向の分離をＬＯＣＯＳ酸化膜およびｐｎ接
合で行っており、一方、縦方向は高濃度埋込み層がある
だけである。このため、横方向、縦方向ともに分離が不
充分であり、素子間の耐圧に問題があり、また基板容量
のために素子の高速化の妨げとなっている。
抵抗化のためのｎ+ 埋込層51が形成されると共に、コレ
クタ領域52とするｎ- 型のエピタキシャル層が形成さ
れ、さらにベース領域53とするｐ型領域、ソース領域54
とするｎ+ 型領域が形成され、コレクタ電極55、ソース
電極56、ベース電極57が形成されている。このトランジ
スタ部分を他の領域から分離するのにＬＯＣＯＳ酸化膜
58およびＬＯＣＯＳ酸化膜58の下に、半導体基板に通じ
て形成されているｐ型領域59とで分離されている。した
がって、横方向の分離をＬＯＣＯＳ酸化膜およびｐｎ接
合で行っており、一方、縦方向は高濃度埋込み層がある
だけである。このため、横方向、縦方向ともに分離が不
充分であり、素子間の耐圧に問題があり、また基板容量
のために素子の高速化の妨げとなっている。
【００２９】これに対し、本発明の図２に示されるバイ
ポーラトランジスタでは、縦方向、横方向ともに酸化膜
で完全に分離されており、基板容量がないため高速素子
を実現することができる。また、素子間の耐圧を向上さ
せた高耐圧で、しかも低消費電力の半導体装置をうるこ
とができ、さらにラッチアップフリーな素子を実現する
ことができる。
ポーラトランジスタでは、縦方向、横方向ともに酸化膜
で完全に分離されており、基板容量がないため高速素子
を実現することができる。また、素子間の耐圧を向上さ
せた高耐圧で、しかも低消費電力の半導体装置をうるこ
とができ、さらにラッチアップフリーな素子を実現する
ことができる。
【００３０】つぎに、本発明によるＳＯＩ基板を使用し
てＭＯＳ半導体装置を形成すると、バイポーラのばあい
と同様に各素子が完全に絶縁膜で分離されているため、
ＬＯＣＯＳを通して抜けることがなく、横方向の耐圧が
大幅に向上するとともに、ＬＯＣＯＳ酸化膜の下にチャ
ネルストップインプラを形成する必要がないため、寄生
トランジスタが形成されることもなく、ラッチアップが
発生することもない。本発明によるＳＯＩ基板にＭＯＳ
トランジスタが構成された例を図３に示す。
てＭＯＳ半導体装置を形成すると、バイポーラのばあい
と同様に各素子が完全に絶縁膜で分離されているため、
ＬＯＣＯＳを通して抜けることがなく、横方向の耐圧が
大幅に向上するとともに、ＬＯＣＯＳ酸化膜の下にチャ
ネルストップインプラを形成する必要がないため、寄生
トランジスタが形成されることもなく、ラッチアップが
発生することもない。本発明によるＳＯＩ基板にＭＯＳ
トランジスタが構成された例を図３に示す。
【００３１】この図３に示されるＭＯＳトランジスタ
は、図１を参照しつつさきに説明した工程につづいて、
素子領域７の表面にゲート絶縁膜33を介してゲート電極
膜34が形成され、該ゲート電極膜34の両側から不純物が
導入されて、素子形成領域（ｐ型）７にソース領域（ｎ
+ 型）31とドレイン領域22が形成され、表面に形成され
た保護膜35にコンタクト孔が形成され、ソース電極36、
ゲート電極37、ドレイン電極38が形成されて、ＭＯＳト
ランジスタが構成される。この構成で素子形成領域７の
厚さは１μｍ以下位の薄層に形成されており、チャネル
領域ｐ- で形成される空乏層は直接絶縁膜２まで達する
ので、スイッチング特性に優れている。
は、図１を参照しつつさきに説明した工程につづいて、
素子領域７の表面にゲート絶縁膜33を介してゲート電極
膜34が形成され、該ゲート電極膜34の両側から不純物が
導入されて、素子形成領域（ｐ型）７にソース領域（ｎ
+ 型）31とドレイン領域22が形成され、表面に形成され
た保護膜35にコンタクト孔が形成され、ソース電極36、
ゲート電極37、ドレイン電極38が形成されて、ＭＯＳト
ランジスタが構成される。この構成で素子形成領域７の
厚さは１μｍ以下位の薄層に形成されており、チャネル
領域ｐ- で形成される空乏層は直接絶縁膜２まで達する
ので、スイッチング特性に優れている。
【００３２】比較のため、従来のＭＯＳトランジスタの
断面説明図を図６に示す。図６に示される例では基板61
表面の一部を素子領域として使っており、ソース領域6
3、ドレイン領域64が形成されており、横方向の分離は
ＬＯＣＯＳ酸化膜62を使って行なっている。また、縦方
向の分離はとくに行なっていない。基板61表面には絶縁
膜65を介してゲート電極膜66が形成され、保護膜67が形
成され、各電極68、69、70が形成されている。
断面説明図を図６に示す。図６に示される例では基板61
表面の一部を素子領域として使っており、ソース領域6
3、ドレイン領域64が形成されており、横方向の分離は
ＬＯＣＯＳ酸化膜62を使って行なっている。また、縦方
向の分離はとくに行なっていない。基板61表面には絶縁
膜65を介してゲート電極膜66が形成され、保護膜67が形
成され、各電極68、69、70が形成されている。
【００３３】そして、図６に示される例では、素子領域
以外の基板容量が発生し、高速化の妨げとなっていた。
また、ＬＯＣＯＳ酸化膜の下にチャネルストップインプ
ラ71が必要なばあいがある。さらに、ラッチアップが発
生するという問題があった。
以外の基板容量が発生し、高速化の妨げとなっていた。
また、ＬＯＣＯＳ酸化膜の下にチャネルストップインプ
ラ71が必要なばあいがある。さらに、ラッチアップが発
生するという問題があった。
【００３４】これに対し、本発明の製法を応用した図３
に示されるＭＯＳトランジスタでは、基板と素子領域を
シリコン酸化膜によって完全に分離すると共にソース領
域21、ドレイン領域22は絶縁膜２まで延びて共通領域は
形成されていない。したがって、従来技術と異なり縦方
向、横方向ともにシリコン酸化膜で完全に分離されてい
る。このため、ラッチアップフリーな、基板容量のない
高速素子を実現することができる。また、横方向の耐圧
が向上し、素子間のリークを防止することができる。
に示されるＭＯＳトランジスタでは、基板と素子領域を
シリコン酸化膜によって完全に分離すると共にソース領
域21、ドレイン領域22は絶縁膜２まで延びて共通領域は
形成されていない。したがって、従来技術と異なり縦方
向、横方向ともにシリコン酸化膜で完全に分離されてい
る。このため、ラッチアップフリーな、基板容量のない
高速素子を実現することができる。また、横方向の耐圧
が向上し、素子間のリークを防止することができる。
【００３５】以上、バイポーラトランジスタおよびＭＯ
Ｓトランジスタを製造する際に、本発明によりえられる
ＳＯＩ基板を応用するばあいを説明したが、本発明はこ
れらを組み合わせたＩＣ、ＢＩ−ＣＭＯＳなどにも好適
に適用することができる。
Ｓトランジスタを製造する際に、本発明によりえられる
ＳＯＩ基板を応用するばあいを説明したが、本発明はこ
れらを組み合わせたＩＣ、ＢＩ−ＣＭＯＳなどにも好適
に適用することができる。
【００３６】
【発明の効果】以上説明したとおり、本発明の製法によ
れば、半導体基板表面に設けた凹部を利用して、単結晶
層の膜厚をコントロールしているため、正確にコントロ
ールされた極薄の半導体結晶層がえられる。また、単結
晶層を直接に絶縁膜上に形成しないで、多結晶層を形成
して単結晶化しているので、単結晶層内にストレスが発
生することがなく、欠陥の少ない薄膜の半導体結晶層が
えられる。
れば、半導体基板表面に設けた凹部を利用して、単結晶
層の膜厚をコントロールしているため、正確にコントロ
ールされた極薄の半導体結晶層がえられる。また、単結
晶層を直接に絶縁膜上に形成しないで、多結晶層を形成
して単結晶化しているので、単結晶層内にストレスが発
生することがなく、欠陥の少ない薄膜の半導体結晶層が
えられる。
【００３７】またこの基板を利用したバイポーラやＭＯ
Ｓ半導体装置は素子または素子グループが完全に絶縁膜
で分離された半導体装置がえられ、バイポーラではとく
に低消費電力で動作させることができ、両者に共通し
て、高速、高耐圧、耐放射線性に強い半導体装置がえら
れる。
Ｓ半導体装置は素子または素子グループが完全に絶縁膜
で分離された半導体装置がえられ、バイポーラではとく
に低消費電力で動作させることができ、両者に共通し
て、高速、高耐圧、耐放射線性に強い半導体装置がえら
れる。
【図１】本発明の一実施例にかかわる薄膜ＳＯＩ基板の
製法を示す工程図である。
製法を示す工程図である。
【図２】本発明の製法によりえられた基板に形成された
バイポーラトランジスタの断面説明図である。
バイポーラトランジスタの断面説明図である。
【図３】本発明の製法によりえられた基板に形成された
ＭＯＳトランジスタの断面説明図である。
ＭＯＳトランジスタの断面説明図である。
【図４】従来のＳＯＩ基板の製法を示す工程図である。
【図５】従来技術を用いて形成されたバイポーラトラン
ジスタの断面説明図である。
ジスタの断面説明図である。
【図６】従来技術を用いて形成されたＭＯＳトランジス
タの断面説明図である。
タの断面説明図である。
１ 半導体基板 ２ 絶縁膜 ４ 半導体多結晶層 ６ 半導体単結晶層 ７ 素子形成領域 ８ 凹部 11 別の半導体基板 22 高濃度不純物領域
Claims (8)
- 【請求項１】 半導体基板の表面に凹部を設ける工程
と、前記半導体基板上に絶縁膜を形成する工程と、前記
絶縁膜上に半導体多結晶層を形成する工程と、前記半導
体多結晶層上に別の半導体基板を貼り合わせる工程と、
前記別の半導体基板をシードとして熱処理により前記半
導体多結晶層を単結晶化する工程と、少なくとも前記別
の半導体基板を取り除く工程からなることを特徴とする
薄膜ＳＯＩ基板の製法。 - 【請求項２】 前記単結晶化された半導体結晶層が前記
凹部の上面と同一面になるまで削りとられて形成される
ことにより、半導体結晶層の厚さが前記凹部の深さでコ
ントロールされることを特徴とする請求項１記載の製
法。 - 【請求項３】 請求項１記載の製法により、半導体基板
に１または２以上の凹部が形成され、該凹部に絶縁膜を
介して薄膜の半導体結晶層による素子形成領域が形成さ
れてなるＳＯＩ基板。 - 【請求項４】 前記ＳＯＩ基板の素子形成領域の各々に
１または２以上の半導体回路が形成されてなる半導体装
置。 - 【請求項５】 前記素子形成領域に半導体回路が形成さ
れたＳＯＩ基板の表面に、さらに保護膜を介して半導体
結晶層の素子形成領域が形成され、立体的に半導体回路
が形成されてなる半導体装置。 - 【請求項６】 前記素子形成領域の少なくとも１の前記
半導体結晶層の底部に高濃度不純物領域が形成され、該
高濃度不純物領域上の前記半導体結晶層に縦型バイポー
ラトランジスタが形成されてなる請求項４記載の半導体
装置。 - 【請求項７】 前記高濃度不純物領域がイオン注入法に
より形成されてなる請求項６記載の半導体装置。 - 【請求項８】 前記素子形成領域が0.3 μｍ以下の厚さ
に形成され、該素子形成領域の少なくとも１に形成され
たＭＯＳトランジスタのソース領域およびドレイン領域
が前記素子形成領域の表面から底面にまでわたって形成
されてなる請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12891092A JP3276168B2 (ja) | 1992-05-21 | 1992-05-21 | 薄膜ｓｏｉ基板の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12891092A JP3276168B2 (ja) | 1992-05-21 | 1992-05-21 | 薄膜ｓｏｉ基板の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326898A true JPH05326898A (ja) | 1993-12-10 |
| JP3276168B2 JP3276168B2 (ja) | 2002-04-22 |
Family
ID=14996392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12891092A Expired - Fee Related JP3276168B2 (ja) | 1992-05-21 | 1992-05-21 | 薄膜ｓｏｉ基板の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3276168B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000089250A (ja) * | 1998-09-10 | 2000-03-31 | Sony Corp | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 |
-
1992
- 1992-05-21 JP JP12891092A patent/JP3276168B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000089250A (ja) * | 1998-09-10 | 2000-03-31 | Sony Corp | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3276168B2 (ja) | 2002-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |