JPH05325557A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05325557A JPH05325557A JP4160132A JP16013292A JPH05325557A JP H05325557 A JPH05325557 A JP H05325557A JP 4160132 A JP4160132 A JP 4160132A JP 16013292 A JP16013292 A JP 16013292A JP H05325557 A JPH05325557 A JP H05325557A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭの全ビットに対して初期設定（同一デ
ータの一括書き込み）を確実に行うこと。 【構成】 記憶素子内のインバータ１１，１２Ｃのう
ち、少なくとも一方のインバータ１２Ｃを構成するｐ
（あるいはｎ）チャネルトランジスタ２２に、ｐチャネ
ルトランジスタ４２を追加接続し、初期設定する場合に
このトランジスタ４２をオフにする構成とした。 【効果】 初期設定時に書き込み用ドライバと記憶素子
内のインバータとの出力同士が異なる電位の場合でも、
記憶素子内の少なくとも一方のインバータの“Ｈ”駆
動、あるいは“Ｌ”駆動を禁止することによって、誤動
作なく、書き込み用ドライバの信号レベルを記憶素子に
書き込める。
ータの一括書き込み）を確実に行うこと。 【構成】 記憶素子内のインバータ１１，１２Ｃのう
ち、少なくとも一方のインバータ１２Ｃを構成するｐ
（あるいはｎ）チャネルトランジスタ２２に、ｐチャネ
ルトランジスタ４２を追加接続し、初期設定する場合に
このトランジスタ４２をオフにする構成とした。 【効果】 初期設定時に書き込み用ドライバと記憶素子
内のインバータとの出力同士が異なる電位の場合でも、
記憶素子内の少なくとも一方のインバータの“Ｈ”駆
動、あるいは“Ｌ”駆動を禁止することによって、誤動
作なく、書き込み用ドライバの信号レベルを記憶素子に
書き込める。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に該装置を構成するための記憶素子のトランジス
タ構成に関するものである。
し、特に該装置を構成するための記憶素子のトランジス
タ構成に関するものである。
【０００２】
【従来の技術】図８は従来の半導体記憶装置の一例を示
す回路図であり、図において、１はアドレスデコーダ、
Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２はデー
タ入力ＤIN、３はデータ出力ＤOUT 、４はデータ線、５
は反転データ線、６及び７はアドレスラインにより指定
された記憶素子を選択するためのｎチャネルトランジス
タ、１１及び１２はインバータであり、１１はｐチャネ
ルトランジスタ２１及びｎチャネルトランジスタ３１で
構成され、１２はｐチャネルトランジスタ２２及びｎチ
ャネルトランジスタ３２で構成されている。なお、６，
７，１１及び１２で構成されたブロック８がアドレスラ
インＡ0 〜Ａ31に接続されている。９は記憶素子への読
み書きを指定するための信号ＷＥ、１０，２０は書き込
み用ドライバで、１０はデータ線を、２０は反転データ
線を駆動している。また、３０は全記憶素子を初期設定
する（データ“０”を書き込む）ための信号Ｃである。
す回路図であり、図において、１はアドレスデコーダ、
Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２はデー
タ入力ＤIN、３はデータ出力ＤOUT 、４はデータ線、５
は反転データ線、６及び７はアドレスラインにより指定
された記憶素子を選択するためのｎチャネルトランジス
タ、１１及び１２はインバータであり、１１はｐチャネ
ルトランジスタ２１及びｎチャネルトランジスタ３１で
構成され、１２はｐチャネルトランジスタ２２及びｎチ
ャネルトランジスタ３２で構成されている。なお、６，
７，１１及び１２で構成されたブロック８がアドレスラ
インＡ0 〜Ａ31に接続されている。９は記憶素子への読
み書きを指定するための信号ＷＥ、１０，２０は書き込
み用ドライバで、１０はデータ線を、２０は反転データ
線を駆動している。また、３０は全記憶素子を初期設定
する（データ“０”を書き込む）ための信号Ｃである。
【０００３】このデータ線書込み用ドライバ１０及び反
転データ線書込み用ドライバ２０の構成例を図９(a) 及
び図９(b) に示す。図９(a) において、１０ａはインバ
ータ、１０ｂは二入力ＮＡＮＤ、１０ｃは負論理二入力
ＡＮＤ、１０ｐはｐチャネルトランジスタ、１０ｎはｎ
チャネルトランジスタである。また図９(b) において、
２０ａ，２０ｄはインバータ、２０ｂは二入力ＮＡＮ
Ｄ、２０ｃは負論理二入力ＡＮＤ、２０ｐはｐチャネル
トランジスタ、２０ｎはｎチャネルトランジスタであ
る。
転データ線書込み用ドライバ２０の構成例を図９(a) 及
び図９(b) に示す。図９(a) において、１０ａはインバ
ータ、１０ｂは二入力ＮＡＮＤ、１０ｃは負論理二入力
ＡＮＤ、１０ｐはｐチャネルトランジスタ、１０ｎはｎ
チャネルトランジスタである。また図９(b) において、
２０ａ，２０ｄはインバータ、２０ｂは二入力ＮＡＮ
Ｄ、２０ｃは負論理二入力ＡＮＤ、２０ｐはｐチャネル
トランジスタ、２０ｎはｎチャネルトランジスタであ
る。
【０００４】次に、書き込み時の動作について説明す
る。書き込み時は信号ＷＥ９は“Ｌ”信号となり、書き
込み用ドライバ１０及び２０により、データ入力ＤINの
データがデータ線４に、ＤINの反転データが反転データ
線５に加えられる。一方、アドレスデコーダ１によりＡ
0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”となり、選択さ
れた記憶素子にＤINのデータを書き込む。このとき信号
３０（Ｃ）は“Ｌ”である。本説明では、ＤINのデータ
が“Ｌ”のとき記憶素子には“０”が、“Ｈ”の時
“１”が書き込まれるとする。
る。書き込み時は信号ＷＥ９は“Ｌ”信号となり、書き
込み用ドライバ１０及び２０により、データ入力ＤINの
データがデータ線４に、ＤINの反転データが反転データ
線５に加えられる。一方、アドレスデコーダ１によりＡ
0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”となり、選択さ
れた記憶素子にＤINのデータを書き込む。このとき信号
３０（Ｃ）は“Ｌ”である。本説明では、ＤINのデータ
が“Ｌ”のとき記憶素子には“０”が、“Ｈ”の時
“１”が書き込まれるとする。
【０００５】次に、記憶素子の初期状態を設定するとき
の動作について説明する。信号３０（Ｃ）を“Ｈ”に設
定し、アドレスラインＡ0 〜Ａ31全てを“Ｈ”として、
例えばデータ入力ＤINを“Ｌ”に設定すると、全ての記
憶素子に“０”を書き込むことができる。このとき、書
き込み用ドライバ１０のｎチャネルトランジスタ１０ｎ
がデータ線を通じて、アドレスラインＡ0 〜Ａ31で選択
された３２個の記憶素子内のインバータ１１の入力を
“Ｌ”に駆動し、書き込み用ドライバ２０のｐチャネル
トランジスタ２０ｐが反転データ線５を通じて、アドレ
スラインＡ0 〜Ａ31で選択された３２個の記憶素子内の
インバータ１２の入力を“Ｈ”に駆動する。
の動作について説明する。信号３０（Ｃ）を“Ｈ”に設
定し、アドレスラインＡ0 〜Ａ31全てを“Ｈ”として、
例えばデータ入力ＤINを“Ｌ”に設定すると、全ての記
憶素子に“０”を書き込むことができる。このとき、書
き込み用ドライバ１０のｎチャネルトランジスタ１０ｎ
がデータ線を通じて、アドレスラインＡ0 〜Ａ31で選択
された３２個の記憶素子内のインバータ１１の入力を
“Ｌ”に駆動し、書き込み用ドライバ２０のｐチャネル
トランジスタ２０ｐが反転データ線５を通じて、アドレ
スラインＡ0 〜Ａ31で選択された３２個の記憶素子内の
インバータ１２の入力を“Ｈ”に駆動する。
【０００６】全ての記憶素子が初期設定するデータと逆
の状態の時、例えば上記の例では全ての記憶素子がデー
タ“１”の状態の時でデータ“０”を入力する時には、
ドライバ１０のｎチャネルトランジスタ１０ｎは、全記
憶素子の、一端が電源電位に接続されたｐチャネルトラ
ンジスタ２２（３２個の並列接続）のソース側の電位に
打ち勝って、インバータ１１の入力電位を、インバータ
１１の遷移電圧以下に下げる必要がある。
の状態の時、例えば上記の例では全ての記憶素子がデー
タ“１”の状態の時でデータ“０”を入力する時には、
ドライバ１０のｎチャネルトランジスタ１０ｎは、全記
憶素子の、一端が電源電位に接続されたｐチャネルトラ
ンジスタ２２（３２個の並列接続）のソース側の電位に
打ち勝って、インバータ１１の入力電位を、インバータ
１１の遷移電圧以下に下げる必要がある。
【０００７】同様に、ドライバ２０のｐチャネルトラン
ジスタ２０ｐは、全記憶素子の一端が接地されたｎチャ
ネルトランジスタ３１（３２個の並列接続）のドレイン
側の電位に打ち勝って、インバータ１２の入力電位をイ
ンバータ１２の遷移電圧以上に上げる必要がある。
ジスタ２０ｐは、全記憶素子の一端が接地されたｎチャ
ネルトランジスタ３１（３２個の並列接続）のドレイン
側の電位に打ち勝って、インバータ１２の入力電位をイ
ンバータ１２の遷移電圧以上に上げる必要がある。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、全ての記憶素子に
初期設定をするとき、書き込み用ドライバのトランジス
タ駆動能力が小さいときには、全ての記憶素子に該初期
設定，即ち書き込みができないという問題点があった。
あるいは、確実に全ての記憶素子に同時に書き込むため
には、全ワード数に対応して、書き込み用ドライバのト
ランジスタサイズを大きくしなければならないという問
題点があった。
は以上のように構成されているので、全ての記憶素子に
初期設定をするとき、書き込み用ドライバのトランジス
タ駆動能力が小さいときには、全ての記憶素子に該初期
設定，即ち書き込みができないという問題点があった。
あるいは、確実に全ての記憶素子に同時に書き込むため
には、全ワード数に対応して、書き込み用ドライバのト
ランジスタサイズを大きくしなければならないという問
題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、ＲＡＭを構成するワード数と無
関係に、全ての記憶素子に同時に確実に同一データを書
き込むことのできる、すなわち一括して同一データを書
込む初期設定を行うことのできる半導体記憶装置を得る
ことを目的としている。
ためになされたもので、ＲＡＭを構成するワード数と無
関係に、全ての記憶素子に同時に確実に同一データを書
き込むことのできる、すなわち一括して同一データを書
込む初期設定を行うことのできる半導体記憶装置を得る
ことを目的としている。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、記憶素子内の２個のインバータのうち、一方
のインバータを構成する第１のｐチャネルトランジスタ
と直列に第２のｐチャネルトランジスタを接続し、全て
の記憶素子に“０”または“１”の同一データを書き込
む際、追加接続した第２のｐチャネルトランジスタをオ
フとする構成としたものである。
憶装置は、記憶素子内の２個のインバータのうち、一方
のインバータを構成する第１のｐチャネルトランジスタ
と直列に第２のｐチャネルトランジスタを接続し、全て
の記憶素子に“０”または“１”の同一データを書き込
む際、追加接続した第２のｐチャネルトランジスタをオ
フとする構成としたものである。
【００１１】この発明に係る半導体記憶装置は、記憶素
子内の２個のインバータを構成する各第１のｐチャネル
トランジスタと直列にそれぞれ第２のｐチャネルトラン
ジスタを接続し、全ての記憶素子に“０”又は“１”の
同一データを書き込む際、追加接続した第２のｐチャネ
ルトランジスタのいずれか一方をオフとする構成とした
ものである。
子内の２個のインバータを構成する各第１のｐチャネル
トランジスタと直列にそれぞれ第２のｐチャネルトラン
ジスタを接続し、全ての記憶素子に“０”又は“１”の
同一データを書き込む際、追加接続した第２のｐチャネ
ルトランジスタのいずれか一方をオフとする構成とした
ものである。
【００１２】この発明に係る半導体記憶装置は、記憶素
子内の２個のインバータのうち、一方のインバータを構
成する第１のｎチャネルトランジスタと直列に第２のｎ
チャネルトランジスタを接続し、全ての記憶素子に
“０”または“１”の同一データを書き込む際、追加接
続した第２のｎチャネルトランジスタをオフとする構成
としたものである。
子内の２個のインバータのうち、一方のインバータを構
成する第１のｎチャネルトランジスタと直列に第２のｎ
チャネルトランジスタを接続し、全ての記憶素子に
“０”または“１”の同一データを書き込む際、追加接
続した第２のｎチャネルトランジスタをオフとする構成
としたものである。
【００１３】この発明に係る半導体記憶装置は、記憶素
子内の２個のインバータを構成する各第１のｎチャネル
トランジスタと直列にそれぞれ第２のｎチャネルトラン
ジスタを接続し、全ての記憶素子に“０”または“１”
の同一データを書き込む際、追加接続した第２のｎチャ
ネルトランジスタのいずれか一方をオフとする構成とし
たものである。
子内の２個のインバータを構成する各第１のｎチャネル
トランジスタと直列にそれぞれ第２のｎチャネルトラン
ジスタを接続し、全ての記憶素子に“０”または“１”
の同一データを書き込む際、追加接続した第２のｎチャ
ネルトランジスタのいずれか一方をオフとする構成とし
たものである。
【００１４】この発明に係る半導体記憶装置は、記憶素
子内の２個のインバータのうち、一方のインバータを構
成する第１のｐチャネルトランジスタ及び第１のｎチャ
ネルトランジスタと直列にそれぞれ第２のｐチャネルト
ランジスタ及び第２のｎチャネルトランジスタを接続
し、全ての記憶素子に“０”または“１”の同一データ
を書き込む際、追加接続した第２のｐチャネルトランジ
スタあるいは第２のｎチャネルトランジスタをオフとす
る構成としたものである。
子内の２個のインバータのうち、一方のインバータを構
成する第１のｐチャネルトランジスタ及び第１のｎチャ
ネルトランジスタと直列にそれぞれ第２のｐチャネルト
ランジスタ及び第２のｎチャネルトランジスタを接続
し、全ての記憶素子に“０”または“１”の同一データ
を書き込む際、追加接続した第２のｐチャネルトランジ
スタあるいは第２のｎチャネルトランジスタをオフとす
る構成としたものである。
【００１５】
【作用】この発明においては、記憶素子内の一方のイン
バータを構成する第１のｐチャネルトランジスタに直列
に追加接続した第２のｐチャネルトランジスタを、全て
の記憶素子に同一データを書き込む際オフとすることに
より、そのインバータの“Ｈ”駆動を禁止するから、
“Ｌ”駆動の書き込み用ドライバの出力と衝突すること
がなくなり、誤動作なく全ての記憶素子に同一データを
書き込める。
バータを構成する第１のｐチャネルトランジスタに直列
に追加接続した第２のｐチャネルトランジスタを、全て
の記憶素子に同一データを書き込む際オフとすることに
より、そのインバータの“Ｈ”駆動を禁止するから、
“Ｌ”駆動の書き込み用ドライバの出力と衝突すること
がなくなり、誤動作なく全ての記憶素子に同一データを
書き込める。
【００１６】この発明においては、記憶素子内の２個の
インバータの各々を構成する各第１のｐチャネルトラン
ジスタに直列に追加接続された各第２のｐチャネルトラ
ンジスタの何れか一方を、全ての記憶素子に同一データ
を書き込む際、オフとすることにより、そのインバータ
の“Ｈ”駆動を禁止するから、“Ｌ”駆動の書き込み用
ドライバの出力と衝突することがなくなり、誤動作なく
全ての記憶素子に同一データを書き込める。
インバータの各々を構成する各第１のｐチャネルトラン
ジスタに直列に追加接続された各第２のｐチャネルトラ
ンジスタの何れか一方を、全ての記憶素子に同一データ
を書き込む際、オフとすることにより、そのインバータ
の“Ｈ”駆動を禁止するから、“Ｌ”駆動の書き込み用
ドライバの出力と衝突することがなくなり、誤動作なく
全ての記憶素子に同一データを書き込める。
【００１７】この発明においては、記憶素子内の一方の
インバータを構成する第１のｎチャネルトランジスタに
直列に追加接続した第２のｎチャネルトランジスタを、
全ての記憶素子に同一データを書き込む際オフとするこ
とにより、そのインバータの“Ｌ”駆動を禁止するか
ら、“Ｈ”駆動の書き込み用ドライバの出力と衝突する
ことがなくなり、誤動作なく全ての記憶素子に同一デー
タを書き込める。
インバータを構成する第１のｎチャネルトランジスタに
直列に追加接続した第２のｎチャネルトランジスタを、
全ての記憶素子に同一データを書き込む際オフとするこ
とにより、そのインバータの“Ｌ”駆動を禁止するか
ら、“Ｈ”駆動の書き込み用ドライバの出力と衝突する
ことがなくなり、誤動作なく全ての記憶素子に同一デー
タを書き込める。
【００１８】この発明においては、記憶素子内の２個の
インバータの各々を構成する各第１のｎチャネルトラン
ジスタに直列に追加接続した各第２のｎチャネルトラン
ジスタのいずれか一方を、全ての記憶素子に同一データ
を書き込む際オフとすることにより、そのインバータの
“Ｌ”駆動を禁止するから、“Ｈ”駆動の書き込み用ド
ライバの出力と衝突することがなくなり、誤動作なく全
ての記憶素子に同一データを書き込める。
インバータの各々を構成する各第１のｎチャネルトラン
ジスタに直列に追加接続した各第２のｎチャネルトラン
ジスタのいずれか一方を、全ての記憶素子に同一データ
を書き込む際オフとすることにより、そのインバータの
“Ｌ”駆動を禁止するから、“Ｈ”駆動の書き込み用ド
ライバの出力と衝突することがなくなり、誤動作なく全
ての記憶素子に同一データを書き込める。
【００１９】この発明においては、記憶素子内の一方の
インバータを構成する第１のｐチャネルトランジスタ及
び第１のｎチャネルトランジスタにそれぞれ直列に追加
接続した第２のｐチャネルトランジスタ及び第２のｎチ
ャネルトランジスタのうち一方を、全ての記憶素子に同
一データを書き込む際オフとすることにより、そのイン
バータの“Ｈ”あるいは“Ｌ”駆動を禁止するから、書
き込み用ドライバの出力と衝突することがなくなり、誤
動作なく全ての記憶素子に同一データを書き込める。
インバータを構成する第１のｐチャネルトランジスタ及
び第１のｎチャネルトランジスタにそれぞれ直列に追加
接続した第２のｐチャネルトランジスタ及び第２のｎチ
ャネルトランジスタのうち一方を、全ての記憶素子に同
一データを書き込む際オフとすることにより、そのイン
バータの“Ｈ”あるいは“Ｌ”駆動を禁止するから、書
き込み用ドライバの出力と衝突することがなくなり、誤
動作なく全ての記憶素子に同一データを書き込める。
【００２０】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１による半導体記憶装置
を示し、図において、１はアドレスデコーダであり、該
アドレスデコーダは記憶素子選択用アドレスラインＡ0
〜Ａ31に出力する。２は本記憶装置へのデータ入力ＤI
N、４，５はデータ入力ＤINのデータがそれぞれ正転，
反転されるデータ線、反転データ線であり、３は上記デ
ータ線４のデータ出力ＤOUT である。６及び７はアドレ
スラインにより指定された記憶素子を選択するためのｎ
チャネルトランジスタであり、１１は両ｎチャネルトラ
ンジスタ６及び７間に設けられたインバータであり、ｐ
チャネルトランジスタ２１及びｎチャネルトランジスタ
３１で構成される。１２Ｃは本発明による制御機能付き
インバータであり、ｐチャネルトランジスタ４２，２２
及びｎチャネルトランジスタ３２で構成される。ここ
で、４２は従来のインバータ１２の第１のｐチャネルト
ランジスタ２２と第１の電源間に追加接続された第２の
ｐチャネルトランジスタであり、該ｐチャネルトランジ
スタ４２のゲート入力は信号３０に接続されている。こ
こで、６，７，１１及び１２Ｃで構成されたブロック８
がアドレスラインＡ0 〜Ａ31に接続されている。９は記
憶素子への読み書きを指定するための信号ＷＥ、１０，
２０は書き込み用ドライバで、１０はデータ線４を、２
０は反転データ線５を駆動している。また、３０は全記
憶素子を初期設定する（データ“０”を書き込む）ため
の信号Ｃである。上記書き込み用ドライバ１０及び２０
の構成は図９に示す従来例と同様である。
する。図１はこの発明の実施例１による半導体記憶装置
を示し、図において、１はアドレスデコーダであり、該
アドレスデコーダは記憶素子選択用アドレスラインＡ0
〜Ａ31に出力する。２は本記憶装置へのデータ入力ＤI
N、４，５はデータ入力ＤINのデータがそれぞれ正転，
反転されるデータ線、反転データ線であり、３は上記デ
ータ線４のデータ出力ＤOUT である。６及び７はアドレ
スラインにより指定された記憶素子を選択するためのｎ
チャネルトランジスタであり、１１は両ｎチャネルトラ
ンジスタ６及び７間に設けられたインバータであり、ｐ
チャネルトランジスタ２１及びｎチャネルトランジスタ
３１で構成される。１２Ｃは本発明による制御機能付き
インバータであり、ｐチャネルトランジスタ４２，２２
及びｎチャネルトランジスタ３２で構成される。ここ
で、４２は従来のインバータ１２の第１のｐチャネルト
ランジスタ２２と第１の電源間に追加接続された第２の
ｐチャネルトランジスタであり、該ｐチャネルトランジ
スタ４２のゲート入力は信号３０に接続されている。こ
こで、６，７，１１及び１２Ｃで構成されたブロック８
がアドレスラインＡ0 〜Ａ31に接続されている。９は記
憶素子への読み書きを指定するための信号ＷＥ、１０，
２０は書き込み用ドライバで、１０はデータ線４を、２
０は反転データ線５を駆動している。また、３０は全記
憶素子を初期設定する（データ“０”を書き込む）ため
の信号Ｃである。上記書き込み用ドライバ１０及び２０
の構成は図９に示す従来例と同様である。
【００２１】次に、書き込み時の動作について説明す
る。まず、信号３０が“Ｌ”のとき、即ち通常の書き込
み時の動作について説明する。この場合は従来例の動作
と同様であり、通常の書き込み時は、ＷＥは“Ｌ”信号
となり、書き込み用ドライバ１０及び２０により、デー
タ入力ＤINのデータがデータ線４に、ＤINの反転データ
が反転データ線５に加えられる。一方、アドレスデコー
ダ１により選択アドレスラインＡ0 〜Ａ31のひとつ、例
えばＡ0 が“Ｈ”となり、選択された記憶素子にＤINの
データを書き込む。本実施例ではＤINのデータが“Ｌ”
のとき記憶素子には“０”が、“Ｈ”のとき“１”が書
き込まれるとする。
る。まず、信号３０が“Ｌ”のとき、即ち通常の書き込
み時の動作について説明する。この場合は従来例の動作
と同様であり、通常の書き込み時は、ＷＥは“Ｌ”信号
となり、書き込み用ドライバ１０及び２０により、デー
タ入力ＤINのデータがデータ線４に、ＤINの反転データ
が反転データ線５に加えられる。一方、アドレスデコー
ダ１により選択アドレスラインＡ0 〜Ａ31のひとつ、例
えばＡ0 が“Ｈ”となり、選択された記憶素子にＤINの
データを書き込む。本実施例ではＤINのデータが“Ｌ”
のとき記憶素子には“０”が、“Ｈ”のとき“１”が書
き込まれるとする。
【００２２】次に、記憶素子の初期状態を設定するとき
の動作について説明する。本実施例では必ず全記憶素子
を“０”に初期設定する場合を示す。信号３０（Ｃ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｌ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｌ”電位
が、反転データ線５を経由して“Ｈ”電位が供給され
る。このとき、信号３０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４２はオフとなり、
制御機能付きインバータ１２Ｃの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“１”の場合でも、書き込み用ドライバ１０はイ
ンバータ１１の入力電位をインバータ１１の遷移電圧以
下に低下させ、結果的にインバータ１１の出力は
“Ｈ”、即ち書き込み用ドライバ２０の出力電位と同じ
になり、全ての記憶素子に“０”を書き込むことができ
る。
の動作について説明する。本実施例では必ず全記憶素子
を“０”に初期設定する場合を示す。信号３０（Ｃ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｌ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｌ”電位
が、反転データ線５を経由して“Ｈ”電位が供給され
る。このとき、信号３０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４２はオフとなり、
制御機能付きインバータ１２Ｃの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“１”の場合でも、書き込み用ドライバ１０はイ
ンバータ１１の入力電位をインバータ１１の遷移電圧以
下に低下させ、結果的にインバータ１１の出力は
“Ｈ”、即ち書き込み用ドライバ２０の出力電位と同じ
になり、全ての記憶素子に“０”を書き込むことができ
る。
【００２３】実施例２．以下、この発明の実施例２を図
について説明する。図２において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１Ｃは本実施例における制御機能付きイン
バータ、１２はインバータであり、１１Ｃはｐチャネル
トランジスタ４１と２１及びｎチャネルトランジスタ３
１で構成され、１２はｐチャネルトランジスタ２２及び
ｎチャネルトランジスタ３２で構成されている。ここ
で、４１は従来のインバータ１１の第１のｐチャネルト
ランジスタ２１と第１の電源間に追加接続された第２の
ｐチャネルトランジスタであり、４１のゲート入力は信
号４０に接続されている。なお、６，７，１１Ｃ及び１
２で構成されたブロック８がアドレスラインＡ0 〜Ａ31
に接続されている。９は記憶素子への読み書きを指定す
るための信号ＷＥ、１０，２０は書き込み用ドライバ
で、１０はデータ線４を、２０は反転データ線５を駆動
している。また、４０は全記憶素子を初期設定する（デ
ータ“１”を書き込む）ための信号Ｓである。上記書き
込み用ドライバ１０及び２０の構成は従来例と同様、図
９に示す。
について説明する。図２において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１Ｃは本実施例における制御機能付きイン
バータ、１２はインバータであり、１１Ｃはｐチャネル
トランジスタ４１と２１及びｎチャネルトランジスタ３
１で構成され、１２はｐチャネルトランジスタ２２及び
ｎチャネルトランジスタ３２で構成されている。ここ
で、４１は従来のインバータ１１の第１のｐチャネルト
ランジスタ２１と第１の電源間に追加接続された第２の
ｐチャネルトランジスタであり、４１のゲート入力は信
号４０に接続されている。なお、６，７，１１Ｃ及び１
２で構成されたブロック８がアドレスラインＡ0 〜Ａ31
に接続されている。９は記憶素子への読み書きを指定す
るための信号ＷＥ、１０，２０は書き込み用ドライバ
で、１０はデータ線４を、２０は反転データ線５を駆動
している。また、４０は全記憶素子を初期設定する（デ
ータ“１”を書き込む）ための信号Ｓである。上記書き
込み用ドライバ１０及び２０の構成は従来例と同様、図
９に示す。
【００２４】次に、書き込み時の動作を説明する。ま
ず、信号４０が“Ｌ”の時、即ち通常の書き込み時の動
作について説明する。この場合は従来例の動作と同様で
あり、通常書き込み時は、ＷＥは“Ｌ”信号となり、書
き込み用ドライバ１０及び２０により、データ入力ＤIN
のデータがデータ線４に、ＤINの反転データが反転デー
タ線５に加えられる。一方、アドレスデコーダによりＡ
0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”となり、選択さ
れた記憶素子にＤINのデータを書き込む。本実施例では
上述の説明と同様、ＤINのデータが“Ｌ”のとき記憶素
子には“０”が、“Ｈ”のとき“１”が書き込まれると
する。
ず、信号４０が“Ｌ”の時、即ち通常の書き込み時の動
作について説明する。この場合は従来例の動作と同様で
あり、通常書き込み時は、ＷＥは“Ｌ”信号となり、書
き込み用ドライバ１０及び２０により、データ入力ＤIN
のデータがデータ線４に、ＤINの反転データが反転デー
タ線５に加えられる。一方、アドレスデコーダによりＡ
0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”となり、選択さ
れた記憶素子にＤINのデータを書き込む。本実施例では
上述の説明と同様、ＤINのデータが“Ｌ”のとき記憶素
子には“０”が、“Ｈ”のとき“１”が書き込まれると
する。
【００２５】次に、記憶素子の初期状態を設定するとき
の動作について説明する。本実施例では必ず全記憶素子
を“１”に初期設定する場合を示す。信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線を経由して“Ｈ”電位が、
反転データ線を経由して“Ｌ”電位が供給される。この
とき、信号４０が“Ｈ”に設定されているため、第２の
ｐチャネルトランジスタ４１はオフとなり、制御機能付
きインバータ１１Ｃの“Ｈ”駆動パスは切断されてお
り、たとえ初期設定する前の記憶素子の保持データが
“０”の場合でも、書き込み用ドライバ２０はインバー
タ１２の入力電位をインバータ１２の遷移電圧以下に低
下させ、結果的にインバータ１２の出力は“Ｈ”、即ち
書き込み用ドライバ１０の出力電位と同じになり、全て
の記憶素子に“１”を書き込むことができる。
の動作について説明する。本実施例では必ず全記憶素子
を“１”に初期設定する場合を示す。信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線を経由して“Ｈ”電位が、
反転データ線を経由して“Ｌ”電位が供給される。この
とき、信号４０が“Ｈ”に設定されているため、第２の
ｐチャネルトランジスタ４１はオフとなり、制御機能付
きインバータ１１Ｃの“Ｈ”駆動パスは切断されてお
り、たとえ初期設定する前の記憶素子の保持データが
“０”の場合でも、書き込み用ドライバ２０はインバー
タ１２の入力電位をインバータ１２の遷移電圧以下に低
下させ、結果的にインバータ１２の出力は“Ｈ”、即ち
書き込み用ドライバ１０の出力電位と同じになり、全て
の記憶素子に“１”を書き込むことができる。
【００２６】実施例３．以下、この発明の実施例３を図
について説明する。図３において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１Ｃ及び１２Ｃは制御機能付きインバータ
であり、１１Ｃはｐチャネルトランジスタ４１と２１及
びｎチャネルトランジスタ３１で構成され、１２Ｃは第
１のｐチャネルトランジスタ４２と２２及び第１のｎチ
ャネルトランジスタ３２で構成されている。ここで、４
１あるいは４２はそれぞれ、従来のインバータ１１ある
いは１２の第１のｐチャネルトランジスタ２１または２
２と第１の電源間に追加接続された第２のｐチャネルト
ランジスタであり、４１のゲート入力は信号４０に接続
されており、４２のゲート入力は信号３０に接続されて
いる。なお、６，７，１１Ｃ及び１２Ｃで構成されたブ
ロック８がアドレスラインＡ0 〜Ａ31に接続されてい
る。９は記憶素子への読み書きを指定するための信号Ｗ
Ｅ、１０，２０は書き込み用ドライバで、１０はデータ
線４を、２０は反転データ線５を駆動している。３０は
全記憶素子を初期設定する（データ“０”を書き込む）
ための信号Ｃであり、４０は全記憶素子を初期設定する
（データ“１”を書き込む）ための信号Ｓである。７０
はオア回路である。上記書き込み用ドライバ１０及び２
０の構成は従来例と同様、図９に示す。
について説明する。図３において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１Ｃ及び１２Ｃは制御機能付きインバータ
であり、１１Ｃはｐチャネルトランジスタ４１と２１及
びｎチャネルトランジスタ３１で構成され、１２Ｃは第
１のｐチャネルトランジスタ４２と２２及び第１のｎチ
ャネルトランジスタ３２で構成されている。ここで、４
１あるいは４２はそれぞれ、従来のインバータ１１ある
いは１２の第１のｐチャネルトランジスタ２１または２
２と第１の電源間に追加接続された第２のｐチャネルト
ランジスタであり、４１のゲート入力は信号４０に接続
されており、４２のゲート入力は信号３０に接続されて
いる。なお、６，７，１１Ｃ及び１２Ｃで構成されたブ
ロック８がアドレスラインＡ0 〜Ａ31に接続されてい
る。９は記憶素子への読み書きを指定するための信号Ｗ
Ｅ、１０，２０は書き込み用ドライバで、１０はデータ
線４を、２０は反転データ線５を駆動している。３０は
全記憶素子を初期設定する（データ“０”を書き込む）
ための信号Ｃであり、４０は全記憶素子を初期設定する
（データ“１”を書き込む）ための信号Ｓである。７０
はオア回路である。上記書き込み用ドライバ１０及び２
０の構成は従来例と同様、図９に示す。
【００２７】次に、書き込み時の動作を説明する。ま
ず、信号３０，４０がともに“Ｌ”のとき、即ち通常の
書き込み時の動作について説明する。この場合は従来例
の動作と同様であり、通常書き込み時は、ＷＥは“Ｌ”
信号となり、書き込み用ドライバ１０及び２０により、
データ入力ＤINのデータがデータ線４に、ＤINの反転デ
ータが反転データ線５に加えられる。一方、アドレスデ
コーダ１によりＡ0 〜Ａ31のひとつ、例えばＡ0 が
“Ｈ”となり、選択された記憶素子にＤINのデータを書
き込む。本実施例では上述の説明と同様、ＤINのデータ
が“Ｌ”のとき記憶素子には“０”が、“Ｈ”のとき
“１”が書き込まれるとする。
ず、信号３０，４０がともに“Ｌ”のとき、即ち通常の
書き込み時の動作について説明する。この場合は従来例
の動作と同様であり、通常書き込み時は、ＷＥは“Ｌ”
信号となり、書き込み用ドライバ１０及び２０により、
データ入力ＤINのデータがデータ線４に、ＤINの反転デ
ータが反転データ線５に加えられる。一方、アドレスデ
コーダ１によりＡ0 〜Ａ31のひとつ、例えばＡ0 が
“Ｈ”となり、選択された記憶素子にＤINのデータを書
き込む。本実施例では上述の説明と同様、ＤINのデータ
が“Ｌ”のとき記憶素子には“０”が、“Ｈ”のとき
“１”が書き込まれるとする。
【００２８】次に、記憶素子の初期状態を設定するとき
の動作について説明する。まず、全記憶素子を“０”に
初期設定する場合には、信号３０（Ｃ）を“Ｈ”、信号
４０（Ｓ）を“Ｌ”に設定し、アドレスラインＡ0 〜Ａ
31全てを“Ｈ”として、データ入力ＤINを“Ｌ”に設定
すると、全ての記憶素子にはデータ線４を経由して
“Ｌ”電位が、反転データ線５を経由して“Ｈ”電位が
供給される。このとき、信号３０が“Ｈ”に設定されて
いるため、第２のｐチャネルトランジスタ４２はオフと
なり、制御機能付きインバータ１２Ｃの“Ｈ”駆動パス
は切断されており、たとえ初期設定する前の記憶素子の
保持データが“１”の場合でも、書き込み用ドライバ１
０は制御機能付きインバータ１１Ｃの入力電位を制御機
能付きインバータ１１Ｃの遷移電圧以下に低下させ、結
果的に制御機能付きインバータ１１Ｃの出力は“Ｈ”、
すわなち書き込み用ドライバ２０の出力電位と同じにな
り、全ての記憶素子に“０”を書き込むことができる。
の動作について説明する。まず、全記憶素子を“０”に
初期設定する場合には、信号３０（Ｃ）を“Ｈ”、信号
４０（Ｓ）を“Ｌ”に設定し、アドレスラインＡ0 〜Ａ
31全てを“Ｈ”として、データ入力ＤINを“Ｌ”に設定
すると、全ての記憶素子にはデータ線４を経由して
“Ｌ”電位が、反転データ線５を経由して“Ｈ”電位が
供給される。このとき、信号３０が“Ｈ”に設定されて
いるため、第２のｐチャネルトランジスタ４２はオフと
なり、制御機能付きインバータ１２Ｃの“Ｈ”駆動パス
は切断されており、たとえ初期設定する前の記憶素子の
保持データが“１”の場合でも、書き込み用ドライバ１
０は制御機能付きインバータ１１Ｃの入力電位を制御機
能付きインバータ１１Ｃの遷移電圧以下に低下させ、結
果的に制御機能付きインバータ１１Ｃの出力は“Ｈ”、
すわなち書き込み用ドライバ２０の出力電位と同じにな
り、全ての記憶素子に“０”を書き込むことができる。
【００２９】次に、全記憶素子を“１”に初期設定する
場合には、信号３０（Ｃ）を“Ｌ”、信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると、
全ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４１はオフとなり、
制御機能付きインバータ１１Ｃの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも、書き込み用ドライバ２０は制
御機能付きインバータ１２Ｃの出力は“Ｈ”、即ち書き
込み用ドライバ１０の出力電位と同じになり、全ての記
憶素子に“１”を書き込むことができる。
場合には、信号３０（Ｃ）を“Ｌ”、信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると、
全ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４１はオフとなり、
制御機能付きインバータ１１Ｃの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも、書き込み用ドライバ２０は制
御機能付きインバータ１２Ｃの出力は“Ｈ”、即ち書き
込み用ドライバ１０の出力電位と同じになり、全ての記
憶素子に“１”を書き込むことができる。
【００３０】実施例４．以下、この発明の実施例４を図
について説明する。図４において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１Ｄは制御機能付きインバータ、１２はイ
ンバータであり、１１Ｄはｐチャネルトランジスタ２１
及びｎチャネルトランジスタ５１と３１で構成され、１
２はｐチャネルトランジスタ２２及びｎチャネルトラン
ジスタ３２で構成されている。５１は従来のインバータ
１１のｎチャネルトランジスタ３１と第２の電源間に追
加接続された第２のｎチャネルトランジスタであり、５
１のゲート入力はインバータ５０を介して信号３０に接
続されている。なお、６，７，１１Ｄ及び１２で構成さ
れたブロック８がアドレスラインＡ0 〜Ａ31に接続され
ている。９は記憶素子への読み書きを指定するための信
号ＷＥ、１０，２０は書き込み用ドライバで、１０はデ
ータ線４を、２０は反転データ線５を駆動している。３
０は全記憶素子を初期設定する（データ“０”を書き込
む）ための信号Ｃである。上記書き込み用ドライバ１０
及び２０の構成は従来例と同様、図９に示す。
について説明する。図４において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１Ｄは制御機能付きインバータ、１２はイ
ンバータであり、１１Ｄはｐチャネルトランジスタ２１
及びｎチャネルトランジスタ５１と３１で構成され、１
２はｐチャネルトランジスタ２２及びｎチャネルトラン
ジスタ３２で構成されている。５１は従来のインバータ
１１のｎチャネルトランジスタ３１と第２の電源間に追
加接続された第２のｎチャネルトランジスタであり、５
１のゲート入力はインバータ５０を介して信号３０に接
続されている。なお、６，７，１１Ｄ及び１２で構成さ
れたブロック８がアドレスラインＡ0 〜Ａ31に接続され
ている。９は記憶素子への読み書きを指定するための信
号ＷＥ、１０，２０は書き込み用ドライバで、１０はデ
ータ線４を、２０は反転データ線５を駆動している。３
０は全記憶素子を初期設定する（データ“０”を書き込
む）ための信号Ｃである。上記書き込み用ドライバ１０
及び２０の構成は従来例と同様、図９に示す。
【００３１】次に、書き込み時の動作を説明する。ま
ず、信号３０が“Ｌ”の時、即ち通常の書き込み時の動
作について説明する。この場合は従来例の動作と同様で
あり、通常書き込み時は、ＷＥは“Ｌ”信号となり、書
き込み用ドライバ１０及び２０により、データ入力ＤIN
のデータがデータ線４に、ＤINの反転データが反転デー
タ線５に加えられる。一方、アドレスデコーダ１により
Ａ0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”となり、選択
された記憶素子にＤINのデータを書き込む。本説明で
は、ＤINのデータが“Ｌ”のとき記憶素子には“０”
が、“Ｈ”の時“１”が書き込まれるとする。
ず、信号３０が“Ｌ”の時、即ち通常の書き込み時の動
作について説明する。この場合は従来例の動作と同様で
あり、通常書き込み時は、ＷＥは“Ｌ”信号となり、書
き込み用ドライバ１０及び２０により、データ入力ＤIN
のデータがデータ線４に、ＤINの反転データが反転デー
タ線５に加えられる。一方、アドレスデコーダ１により
Ａ0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”となり、選択
された記憶素子にＤINのデータを書き込む。本説明で
は、ＤINのデータが“Ｌ”のとき記憶素子には“０”
が、“Ｈ”の時“１”が書き込まれるとする。
【００３２】次に、記憶素子の初期状態を設定するとき
の動作について説明する。本実施例では必ず全記憶素子
を“０”に初期設定する場合を示す。信号３０（Ｃ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｌ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｌ”電位
が、反転データ線５を経由して“Ｈ”電位が供給され
る。このとき、信号３０が“Ｈ”に設定されているた
め、第２のｎチャネルトランジスタ５１はオフとなり、
制御機能付きインバータ１１Ｄのインバータ駆動パスは
切断されており、たとえ初期設定する前の記憶素子の保
持データが“１”の場合でも書き込み用ドライバ２０は
インバータ１２の入力電位をインバータ１２の遷移電圧
以上に上昇させ、結果的にインバータ１２の出力は
“Ｌ”、即ち書き込み用ドライバ１０の出力電位と同じ
になり、全ての記憶素子に“０”を書き込むことができ
る。
の動作について説明する。本実施例では必ず全記憶素子
を“０”に初期設定する場合を示す。信号３０（Ｃ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｌ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｌ”電位
が、反転データ線５を経由して“Ｈ”電位が供給され
る。このとき、信号３０が“Ｈ”に設定されているた
め、第２のｎチャネルトランジスタ５１はオフとなり、
制御機能付きインバータ１１Ｄのインバータ駆動パスは
切断されており、たとえ初期設定する前の記憶素子の保
持データが“１”の場合でも書き込み用ドライバ２０は
インバータ１２の入力電位をインバータ１２の遷移電圧
以上に上昇させ、結果的にインバータ１２の出力は
“Ｌ”、即ち書き込み用ドライバ１０の出力電位と同じ
になり、全ての記憶素子に“０”を書き込むことができ
る。
【００３３】実施例５．以下、この発明の実施例５を図
について説明する。図５において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１はインバータ、１２Ｄは制御機能付きイ
ンバータであり、１１はｐチャネルトランジスタ２１及
びｎチャネルトランジスタ３１で構成され、１２Ｄはｐ
チャネルトランジスタ２２及びｎチャネルトランジスタ
５２と３２で構成されている。５２は従来のインバータ
１２のｎチャネルトランジスタ３２と第２の電源間に追
加接続された第２のｎチャネルトランジスタであり、５
２のゲート入力はインバータ６０を介して信号４０に接
続されている。なお、６，７，１１及び１２Ｄで構成さ
れたブロック８がアドレスラインＡ0 〜Ａ31に接続され
ている。９は記憶素子への読み書きを指定するための信
号ＷＥ、１０，２０は書き込み用ドライバで、１０はデ
ータ線４を、２０は反転データ線５を駆動している。４
０は全記憶素子を初期設定する（データ“１”を書き込
む）ための信号Ｓである。上記書き込み用ドライバ１０
及び２０の構成は従来例と同様、図９に示す。
について説明する。図５において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１はインバータ、１２Ｄは制御機能付きイ
ンバータであり、１１はｐチャネルトランジスタ２１及
びｎチャネルトランジスタ３１で構成され、１２Ｄはｐ
チャネルトランジスタ２２及びｎチャネルトランジスタ
５２と３２で構成されている。５２は従来のインバータ
１２のｎチャネルトランジスタ３２と第２の電源間に追
加接続された第２のｎチャネルトランジスタであり、５
２のゲート入力はインバータ６０を介して信号４０に接
続されている。なお、６，７，１１及び１２Ｄで構成さ
れたブロック８がアドレスラインＡ0 〜Ａ31に接続され
ている。９は記憶素子への読み書きを指定するための信
号ＷＥ、１０，２０は書き込み用ドライバで、１０はデ
ータ線４を、２０は反転データ線５を駆動している。４
０は全記憶素子を初期設定する（データ“１”を書き込
む）ための信号Ｓである。上記書き込み用ドライバ１０
及び２０の構成は従来例と同様、図９に示す。
【００３４】次に、書き込み時の動作を説明する。ま
ず、信号４０が“Ｌ”の時、即ち通常の書き込み時の動
作について説明する。この場合は従来例の動作と同様で
あり、通常書き込み時は、ＷＥは“Ｌ”信号となり、書
き込み用ドライバ１０及び２０により、データ入力ＤIN
のデータがデータ線４に、ＤINの反転データが反転デー
タ線５に加えられる。一方、アドレスデコーダによりＡ
0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”となり、選択さ
れた記憶素子にＤINのデータを書き込む。本実施例では
上述の説明と同様、ＤINのデータが“Ｌ”のとき記憶素
子には“０”が、“Ｈ”の時“１”が書き込まれるとす
る。
ず、信号４０が“Ｌ”の時、即ち通常の書き込み時の動
作について説明する。この場合は従来例の動作と同様で
あり、通常書き込み時は、ＷＥは“Ｌ”信号となり、書
き込み用ドライバ１０及び２０により、データ入力ＤIN
のデータがデータ線４に、ＤINの反転データが反転デー
タ線５に加えられる。一方、アドレスデコーダによりＡ
0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”となり、選択さ
れた記憶素子にＤINのデータを書き込む。本実施例では
上述の説明と同様、ＤINのデータが“Ｌ”のとき記憶素
子には“０”が、“Ｈ”の時“１”が書き込まれるとす
る。
【００３５】次に、記憶素子の初期状態を設定するとき
の動作について説明する。本実施例では必ず全記憶素子
を“１”に初期設定する場合を示す。信号４０−Ｓを
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｎチャネルトランジスタ５２はオフとなり、
制御機能付きインバータ１２Ｄの“Ｌ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも書き込み用ドライバ１０はイン
バータ１１の入力電位をインバータ１１の遷移電圧以上
に上昇させ、結果的にインバータ１１の出力は“Ｌ”、
即ち書き込み用ドライバ２０の出力電位と同じになり、
全ての記憶素子に“１”を書き込むことができる。
の動作について説明する。本実施例では必ず全記憶素子
を“１”に初期設定する場合を示す。信号４０−Ｓを
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｎチャネルトランジスタ５２はオフとなり、
制御機能付きインバータ１２Ｄの“Ｌ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも書き込み用ドライバ１０はイン
バータ１１の入力電位をインバータ１１の遷移電圧以上
に上昇させ、結果的にインバータ１１の出力は“Ｌ”、
即ち書き込み用ドライバ２０の出力電位と同じになり、
全ての記憶素子に“１”を書き込むことができる。
【００３６】実施例６．以下、この発明の実施例６を図
について説明する。図６において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１Ｄ及び１２Ｄは制御機能付きインバータ
であり、１１Ｄはｐチャネルトランジスタ２１及びｎチ
ャネルトランジスタ５１と３１で構成され、１２Ｄはｐ
チャネルトランジスタ２２及びｎチャネルトランジスタ
５２と３２で構成されている。ここで、５１あるいは５
２はそれぞれ従来のインバータ１１あるいは１２のｎチ
ャネルトランジスタ３１または３２と第２の電源間に追
加接続された第２のｎチャネルトランジスタであり、５
１のゲート入力はインバータ５０を介して信号３０に接
続されており、５２のゲート入力はインバータ６０を介
して信号４０に接続されている。なお、６，７，１１Ｄ
及び１２Ｄで構成されたブロック８がアドレスラインＡ
0 〜Ａ31に接続されている。９は記憶素子への読み書き
を指定するための信号ＷＥ、１０，２０は書き込み用ド
ライバで、１０はデータ線４を、２０は反転データ線５
を駆動している。３０は全記憶素子を初期設定する（デ
ータ“０”を書き込む）ための信号Ｃであり、４０は全
記憶素子を初期設定する（データ“１”を書き込む）た
めの信号Ｓである。７０はオア回路である。上記書き込
み用ドライバ１０及び２０の構成は従来例と同様、図９
に示す。
について説明する。図６において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１Ｄ及び１２Ｄは制御機能付きインバータ
であり、１１Ｄはｐチャネルトランジスタ２１及びｎチ
ャネルトランジスタ５１と３１で構成され、１２Ｄはｐ
チャネルトランジスタ２２及びｎチャネルトランジスタ
５２と３２で構成されている。ここで、５１あるいは５
２はそれぞれ従来のインバータ１１あるいは１２のｎチ
ャネルトランジスタ３１または３２と第２の電源間に追
加接続された第２のｎチャネルトランジスタであり、５
１のゲート入力はインバータ５０を介して信号３０に接
続されており、５２のゲート入力はインバータ６０を介
して信号４０に接続されている。なお、６，７，１１Ｄ
及び１２Ｄで構成されたブロック８がアドレスラインＡ
0 〜Ａ31に接続されている。９は記憶素子への読み書き
を指定するための信号ＷＥ、１０，２０は書き込み用ド
ライバで、１０はデータ線４を、２０は反転データ線５
を駆動している。３０は全記憶素子を初期設定する（デ
ータ“０”を書き込む）ための信号Ｃであり、４０は全
記憶素子を初期設定する（データ“１”を書き込む）た
めの信号Ｓである。７０はオア回路である。上記書き込
み用ドライバ１０及び２０の構成は従来例と同様、図９
に示す。
【００３７】次に、書き込み時の動作を説明する。ま
ず、信号３０，４０がともに“Ｌ”のとき、即ち通常の
書き込み時の動作について説明する。
ず、信号３０，４０がともに“Ｌ”のとき、即ち通常の
書き込み時の動作について説明する。
【００３８】この場合は従来例の動作と同様であり、通
常書き込み時はＷＥは“Ｌ”信号となり、書き込み用ド
ライバ１０及び２０により、データ入力ＤINのデータが
データ線４に、ＤINの反転データが反転データ線５に加
えられる。一方、アドレスデコーダ１によりＡ0 〜Ａ31
のひとつ、例えばＡ0 が“Ｈ”となり、選択された記憶
素子にＤINのデータを書き込む。本説明では、ＤINのデ
ータが“Ｌ”のとき記憶素子には“０”が、“Ｈ”の時
“１”が書き込まれるとする。
常書き込み時はＷＥは“Ｌ”信号となり、書き込み用ド
ライバ１０及び２０により、データ入力ＤINのデータが
データ線４に、ＤINの反転データが反転データ線５に加
えられる。一方、アドレスデコーダ１によりＡ0 〜Ａ31
のひとつ、例えばＡ0 が“Ｈ”となり、選択された記憶
素子にＤINのデータを書き込む。本説明では、ＤINのデ
ータが“Ｌ”のとき記憶素子には“０”が、“Ｈ”の時
“１”が書き込まれるとする。
【００３９】次に、記憶素子の初期状態を設定するとき
の動作について説明する。まず、全記憶素子を“０”に
初期設定する場合、即ち信号３０（Ｃ）を“Ｈ”、信号
４０（Ｓ）を“Ｌ”に設定し、アドレスラインＡ0 〜Ａ
31全てを“Ｈ”として、データ入力ＤINを“Ｌ”に設定
すると、全ての記憶素子には、データ線４を経由して
“Ｌ”電位が、反転データ線５を経由して“Ｈ”電位が
供給される。このとき、信号３０が“Ｈ”に設定されて
いるため、ｎチャネルトランジスタ５１はオフとなり、
制御機能付きインバータ１１Ｄの“Ｌ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“１”の場合でも、書き込み用ドライバ２０は制
御機能付きインバータ１２Ｄの入力電位を制御機能付き
インバータ１２Ｄの遷移電圧以上に上昇させ、結果的に
制御機能付きインバータ１２Ｄの出力は“Ｌ”、即ち書
き込み用ドライバ１０の出力電位と同じになり、全ての
記憶素子に“０”を書き込むことができる。
の動作について説明する。まず、全記憶素子を“０”に
初期設定する場合、即ち信号３０（Ｃ）を“Ｈ”、信号
４０（Ｓ）を“Ｌ”に設定し、アドレスラインＡ0 〜Ａ
31全てを“Ｈ”として、データ入力ＤINを“Ｌ”に設定
すると、全ての記憶素子には、データ線４を経由して
“Ｌ”電位が、反転データ線５を経由して“Ｈ”電位が
供給される。このとき、信号３０が“Ｈ”に設定されて
いるため、ｎチャネルトランジスタ５１はオフとなり、
制御機能付きインバータ１１Ｄの“Ｌ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“１”の場合でも、書き込み用ドライバ２０は制
御機能付きインバータ１２Ｄの入力電位を制御機能付き
インバータ１２Ｄの遷移電圧以上に上昇させ、結果的に
制御機能付きインバータ１２Ｄの出力は“Ｌ”、即ち書
き込み用ドライバ１０の出力電位と同じになり、全ての
記憶素子に“０”を書き込むことができる。
【００４０】次に、全記憶素子を“１”に初期設定する
場合、即ち信号３０（Ｃ）を“Ｌ”、信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると、
全ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｎチャネルトランジスタ５２はオフとなり、
制御機能付きインバータ１２Ｄの“Ｌ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも、書き込み用ドライバ１０は制
御機能付きインバータ１１Ｄの入力電位を制御機能付き
インバータ１１Ｄの遷移電圧以上に上昇させ、結果的に
制御機能付きインバータ１１Ｄの出力は“Ｌ”、即ち書
き込み用ドライバ２０の出力電位と同じになり、全ての
記憶素子に“１”を書き込むことができる。
場合、即ち信号３０（Ｃ）を“Ｌ”、信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると、
全ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｎチャネルトランジスタ５２はオフとなり、
制御機能付きインバータ１２Ｄの“Ｌ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも、書き込み用ドライバ１０は制
御機能付きインバータ１１Ｄの入力電位を制御機能付き
インバータ１１Ｄの遷移電圧以上に上昇させ、結果的に
制御機能付きインバータ１１Ｄの出力は“Ｌ”、即ち書
き込み用ドライバ２０の出力電位と同じになり、全ての
記憶素子に“１”を書き込むことができる。
【００４１】実施例７．以下、この発明の実施例７を図
について説明する。図７において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１はインバータ、１２Ｅは制御機能付きイ
ンバータであり、１１はｐチャネルトランジスタ２１及
びｎチャネルトランジスタ３１で構成され、１２Ｅはｐ
チャネルトランジスタ４２と２２及びｎチャネルトラン
ジスタ５２と３２で構成されている。ここで、４２は従
来のインバータ１２のｐチャネルトランジスタ２２と第
１の電源間に追加接続された第２のｐチャネルトランジ
スタであり、５２は従来のインバータ１２のｎチャネル
トランジスタ３２と第２の電源間に追加接続された第２
のｎチャネルトランジスタであり、４２のゲート入力は
信号３０に接続されており、５２のゲート入力はインバ
ータ６０を介して信号４０に接続されている。なお、
６，７，１１及び１２Ｅで構成されたブロック８がアド
レスラインＡ0 〜Ａ31に接続されている。９は記憶素子
への読み書きを指定するための信号ＷＥ、１０，２０は
書き込み用ドライバで、１０はデータ線４を、２０は反
転データ線５を駆動している。３０は全記憶素子を初期
設定する（データ“０”を書き込む）ための信号Ｃであ
り、４０は全記憶素子を初期設定する（データ“１”を
書き込む）ための信号Ｓである。７０はオア回路であ
る。上記書き込み用ドライバ１０及び２０の構成は従来
例と同様、図９に示す。
について説明する。図７において、１はアドレスデコー
ダ、Ａ0 〜Ａ31は記憶素子選択用アドレスライン、２は
データ入力ＤIN、３はデータ出力ＤOUT 、４はデータ
線、５は反転データ線、６及び７はアドレスラインによ
り指定された記憶素子を選択するためのｎチャネルトラ
ンジスタ、１１はインバータ、１２Ｅは制御機能付きイ
ンバータであり、１１はｐチャネルトランジスタ２１及
びｎチャネルトランジスタ３１で構成され、１２Ｅはｐ
チャネルトランジスタ４２と２２及びｎチャネルトラン
ジスタ５２と３２で構成されている。ここで、４２は従
来のインバータ１２のｐチャネルトランジスタ２２と第
１の電源間に追加接続された第２のｐチャネルトランジ
スタであり、５２は従来のインバータ１２のｎチャネル
トランジスタ３２と第２の電源間に追加接続された第２
のｎチャネルトランジスタであり、４２のゲート入力は
信号３０に接続されており、５２のゲート入力はインバ
ータ６０を介して信号４０に接続されている。なお、
６，７，１１及び１２Ｅで構成されたブロック８がアド
レスラインＡ0 〜Ａ31に接続されている。９は記憶素子
への読み書きを指定するための信号ＷＥ、１０，２０は
書き込み用ドライバで、１０はデータ線４を、２０は反
転データ線５を駆動している。３０は全記憶素子を初期
設定する（データ“０”を書き込む）ための信号Ｃであ
り、４０は全記憶素子を初期設定する（データ“１”を
書き込む）ための信号Ｓである。７０はオア回路であ
る。上記書き込み用ドライバ１０及び２０の構成は従来
例と同様、図９に示す。
【００４２】次に、書き込み時の動作を説明する。ま
ず、信号３０，４０がともに“Ｌ”のとき、即ち通常の
書き込み時の動作について説明する。この場合は従来例
の動作と同様であり、通常書き込み時は、ＷＥは“Ｌ”
信号となり、書き込み用ドライバ１０及び２０により、
データ入力ＤINのデータがデータ線４に、ＤINの反転デ
ータが反転データ線５に加えられる。一方、アドレスデ
コーダによりＡ0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”
となり、選択された記憶素子にＤINのデータを書き込
む。本実施例では上述の説明と同様、ＤINのデータが
“Ｌ”のとき記憶素子には“０”が、“Ｈ”のとき
“１”が書き込まれるとする。
ず、信号３０，４０がともに“Ｌ”のとき、即ち通常の
書き込み時の動作について説明する。この場合は従来例
の動作と同様であり、通常書き込み時は、ＷＥは“Ｌ”
信号となり、書き込み用ドライバ１０及び２０により、
データ入力ＤINのデータがデータ線４に、ＤINの反転デ
ータが反転データ線５に加えられる。一方、アドレスデ
コーダによりＡ0 〜Ａ31のひとつ、例えばＡ0 が“Ｈ”
となり、選択された記憶素子にＤINのデータを書き込
む。本実施例では上述の説明と同様、ＤINのデータが
“Ｌ”のとき記憶素子には“０”が、“Ｈ”のとき
“１”が書き込まれるとする。
【００４３】次に記憶素子の初期状態を設定するときの
動作について説明する。まず、全記憶素子を“０”に初
期設定する場合、即ち信号３０（Ｃ）を“Ｈ”、信号４
０（Ｓ）を“Ｌ”に設定し、アドレスラインＡ0 〜Ａ31
全てを“Ｈ”として、データ入力ＤINを“Ｌ”に設定す
ると全ての記憶素子には、データ線４を経由して“Ｌ”
電位が、反転データ線５を経由して“Ｈ”電位が供給さ
れる。このとき、信号３０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４２はオフとなり、
制御機能付きインバータ１２Ｅの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“１”の場合でも、書き込み用ドライバ１０はイ
ンバータ１１の入力電位をインバータ１１の遷移電圧以
下に低下させ、結果的にインバータ１１の出力は
“Ｈ”、即ち書き込み用ドライバ２０の出力電位と同じ
になり、全ての記憶素子に“０”を書き込むことができ
る。
動作について説明する。まず、全記憶素子を“０”に初
期設定する場合、即ち信号３０（Ｃ）を“Ｈ”、信号４
０（Ｓ）を“Ｌ”に設定し、アドレスラインＡ0 〜Ａ31
全てを“Ｈ”として、データ入力ＤINを“Ｌ”に設定す
ると全ての記憶素子には、データ線４を経由して“Ｌ”
電位が、反転データ線５を経由して“Ｈ”電位が供給さ
れる。このとき、信号３０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４２はオフとなり、
制御機能付きインバータ１２Ｅの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“１”の場合でも、書き込み用ドライバ１０はイ
ンバータ１１の入力電位をインバータ１１の遷移電圧以
下に低下させ、結果的にインバータ１１の出力は
“Ｈ”、即ち書き込み用ドライバ２０の出力電位と同じ
になり、全ての記憶素子に“０”を書き込むことができ
る。
【００４４】次に、全記憶素子を“１”に初期設定する
場合、即ち信号３０（Ｃ）を“Ｌ”、信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線を経由して“Ｈ”電位が、
反転データ線を経由して“Ｌ”電位が供給される。この
とき、信号４０が“Ｈ”に設定されているため、第２の
ｎチャネルトランジスタ５２はオフとなり、制御機能付
きインバータ１２Ｅの“Ｌ”駆動パスは切断されてお
り、たとえ初期設定する前の記憶素子の保持データが
“０”の場合でも、書き込み用ドライバ１０はインバー
タ１１の入力電位をインバータ１１の遷移電圧以上に上
昇させ、結果的にインバータ１１の出力は“Ｌ”、即ち
書き込み用ドライバ２０の出力電位と同じになり、全て
の記憶素子に“１”を書き込むことができる。
場合、即ち信号３０（Ｃ）を“Ｌ”、信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線を経由して“Ｈ”電位が、
反転データ線を経由して“Ｌ”電位が供給される。この
とき、信号４０が“Ｈ”に設定されているため、第２の
ｎチャネルトランジスタ５２はオフとなり、制御機能付
きインバータ１２Ｅの“Ｌ”駆動パスは切断されてお
り、たとえ初期設定する前の記憶素子の保持データが
“０”の場合でも、書き込み用ドライバ１０はインバー
タ１１の入力電位をインバータ１１の遷移電圧以上に上
昇させ、結果的にインバータ１１の出力は“Ｌ”、即ち
書き込み用ドライバ２０の出力電位と同じになり、全て
の記憶素子に“１”を書き込むことができる。
【００４５】なお上記実施例７では、記憶素子を構成す
る２個のインバータのうち、一方のインバータにｐチャ
ネルトランジスタ及びｎチャネルトランジスタを追加接
続した例を示したが、他方のインバータにｐチャネルト
ランジスタ及びｎチャネルトランジスタを追加接続して
も同様の効果が得られる。
る２個のインバータのうち、一方のインバータにｐチャ
ネルトランジスタ及びｎチャネルトランジスタを追加接
続した例を示したが、他方のインバータにｐチャネルト
ランジスタ及びｎチャネルトランジスタを追加接続して
も同様の効果が得られる。
【００４６】以上の説明において、請求項と実施例との
関係は次の通りである。 請求項１……実施例１，２ 請求項２……実施例３ 請求項３……実施例４，５ 請求項４……実施例６ 請求項５……実施例７
関係は次の通りである。 請求項１……実施例１，２ 請求項２……実施例３ 請求項３……実施例４，５ 請求項４……実施例６ 請求項５……実施例７
【００４７】上述のようなこの発明の実施例では、記憶
素子内のインバータを書き込み時にオフとできるように
構成したので、初期設定時に書き込み用ドライバと記憶
素子内のインバータとの出力同士が異なる電位の場合で
も、記憶素子内の少なくとも一方のインバータの“Ｈ”
駆動、あるいは“Ｌ”駆動を禁止することによって、誤
動作なく、確実に所望のデータを全記憶素子に一括して
書き込むことができる。また、同時に消費電流の低減も
図ることができる。
素子内のインバータを書き込み時にオフとできるように
構成したので、初期設定時に書き込み用ドライバと記憶
素子内のインバータとの出力同士が異なる電位の場合で
も、記憶素子内の少なくとも一方のインバータの“Ｈ”
駆動、あるいは“Ｌ”駆動を禁止することによって、誤
動作なく、確実に所望のデータを全記憶素子に一括して
書き込むことができる。また、同時に消費電流の低減も
図ることができる。
【００４８】なお、従来のメモリ（記憶素子）はｐチャ
ネルトランジスタ２個とｎチャネルトランジスタ４個で
構成されており、ゲートアレイ等のように予め列状に同
一数のｐチャネルトランジスタ及びｎチャネルトランジ
スタが配置されている場合には、メモリを構成したとき
２個のｐチャネルトランジスタが余っており、実施例
１，２，３に示したように制御用にｐチャネルトランジ
スタを使用してもチップ内のメモリ面積が増大すること
はないため、本発明は特にこのような場合に有効なもの
である。また上記実施例では、いずれの場合も３２ワー
ド×１ビット構成について説明したが、この構成に限定
されるものではない。
ネルトランジスタ２個とｎチャネルトランジスタ４個で
構成されており、ゲートアレイ等のように予め列状に同
一数のｐチャネルトランジスタ及びｎチャネルトランジ
スタが配置されている場合には、メモリを構成したとき
２個のｐチャネルトランジスタが余っており、実施例
１，２，３に示したように制御用にｐチャネルトランジ
スタを使用してもチップ内のメモリ面積が増大すること
はないため、本発明は特にこのような場合に有効なもの
である。また上記実施例では、いずれの場合も３２ワー
ド×１ビット構成について説明したが、この構成に限定
されるものではない。
【００４９】
【発明の効果】以上のように、この発明によれば、２個
のインバータのうちの一方のインバータを構成する第１
のｐチャネルトランジスタに直列に第２のｐチャネルト
ランジスタを接続する等の構成により、記憶素子内のイ
ンバータを、書き込み時にオフとできるように構成した
ので、書き込み用ドライバのサイズ（駆動能力）に関係
なく、誤動作なく、確実に所望のデータを全記憶素子に
一括して書き込むことができる効果がある。また、同時
に消費電流の低減を図ることができるという効果があ
る。
のインバータのうちの一方のインバータを構成する第１
のｐチャネルトランジスタに直列に第２のｐチャネルト
ランジスタを接続する等の構成により、記憶素子内のイ
ンバータを、書き込み時にオフとできるように構成した
ので、書き込み用ドライバのサイズ（駆動能力）に関係
なく、誤動作なく、確実に所望のデータを全記憶素子に
一括して書き込むことができる効果がある。また、同時
に消費電流の低減を図ることができるという効果があ
る。
【図１】この発明の一実施例による半導体記憶装置を示
す回路図。
す回路図。
【図２】この発明の他の実施例（実施例２）による半導
体記憶装置を示す回路図。
体記憶装置を示す回路図。
【図３】この発明の他の実施例（実施例３）による半導
体記憶装置を示す回路図。
体記憶装置を示す回路図。
【図４】この発明の他の実施例（実施例４）による半導
体記憶装置を示す回路図。
体記憶装置を示す回路図。
【図５】この発明の他の実施例（実施例５）による半導
体記憶装置を示す回路図。
体記憶装置を示す回路図。
【図６】この発明の他の実施例（実施例６）による半導
体記憶装置を示す回路図。
体記憶装置を示す回路図。
【図７】この発明の他の実施例（実施例７）による半導
体記憶装置を示す回路図。
体記憶装置を示す回路図。
【図８】従来の半導体記憶装置を示す回路図。
【図９】書き込み用ドライバの構成を示す回路図。
４ データ線 ５ 反転データ線 ６ 記憶素子選択用第１のトランジスタ ７ 記憶素子選択用第２のトランジスタ １１Ｃ 記憶素子構成用制御機能付きインバータ １１Ｄ 記憶素子構成用制御機能付きインバータ １２Ｃ 記憶素子構成用制御機能付きインバータ １２Ｄ 記憶素子構成用制御機能付きインバータ １２Ｅ 記憶素子構成用制御機能付きインバータ ２１ 記憶素子内の制御機能付きインバータの第１の
ｐチャネルトランジスタ ２２ 記憶素子内の制御機能付きインバータの第１の
ｐチャネルトランジスタ ３１ 記憶素子内の制御機能付きインバータの第１の
ｎチャネルトランジスタ ３２ 記憶素子内の制御機能付きインバータの第１の
ｎチャネルトランジスタ ４１ 記憶素子内の制御機能付きインバータの第２の
ｐチャネルトランジスタ ４２ 記憶素子内の制御機能付きインバータの第２の
ｐチャネルトランジスタ ５１ 記憶素子内の制御機能付きインバータの第２の
ｎチャネルトランジスタ ５２ 記憶素子内の制御機能付きインバータの第２の
ｎチャネルトランジスタ
ｐチャネルトランジスタ ２２ 記憶素子内の制御機能付きインバータの第１の
ｐチャネルトランジスタ ３１ 記憶素子内の制御機能付きインバータの第１の
ｎチャネルトランジスタ ３２ 記憶素子内の制御機能付きインバータの第１の
ｎチャネルトランジスタ ４１ 記憶素子内の制御機能付きインバータの第２の
ｐチャネルトランジスタ ４２ 記憶素子内の制御機能付きインバータの第２の
ｐチャネルトランジスタ ５１ 記憶素子内の制御機能付きインバータの第２の
ｎチャネルトランジスタ ５２ 記憶素子内の制御機能付きインバータの第２の
ｎチャネルトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】このデータ線書込み用ドライバ１０及び反
転データ線書込み用ドライバ２０の構成例を図９(a) 及
び図９(b) に示す。図９(a) において、１０ａはインバ
ータ、１０ｂは二入力ＮＡＮＤ、１０ｃは二入力ＮＯ
Ｒ、１０ｐはｐチャネルトランジスタ、１０ｎはｎチャ
ネルトランジスタである。また図９(b) において、２０
ａ，２０ｄはインバータ、２０ｂは二入力ＮＡＮＤ、２
０ｃは二入力ＮＯＲ、２０ｐはｐチャネルトランジス
タ、２０ｎはｎチャネルトランジスタである。
転データ線書込み用ドライバ２０の構成例を図９(a) 及
び図９(b) に示す。図９(a) において、１０ａはインバ
ータ、１０ｂは二入力ＮＡＮＤ、１０ｃは二入力ＮＯ
Ｒ、１０ｐはｐチャネルトランジスタ、１０ｎはｎチャ
ネルトランジスタである。また図９(b) において、２０
ａ，２０ｄはインバータ、２０ｂは二入力ＮＡＮＤ、２
０ｃは二入力ＮＯＲ、２０ｐはｐチャネルトランジス
タ、２０ｎはｎチャネルトランジスタである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】全ての記憶素子が初期設定するデータと逆
の状態の時、例えば上記の例では全ての記憶素子がデー
タ“１”の状態の時でデータ“０”を入力する時には、
ドライバ１０のｎチャネルトランジスタ１０ｎは、全記
憶素子の、一端が電源電位に接続されたｐチャネルトラ
ンジスタ２２（３２個の並列接続）のドレイン側の電位
に打ち勝って、インバータ１１の入力電位を、インバー
タ１１の遷移電圧以下に下げる必要がある。
の状態の時、例えば上記の例では全ての記憶素子がデー
タ“１”の状態の時でデータ“０”を入力する時には、
ドライバ１０のｎチャネルトランジスタ１０ｎは、全記
憶素子の、一端が電源電位に接続されたｐチャネルトラ
ンジスタ２２（３２個の並列接続）のドレイン側の電位
に打ち勝って、インバータ１１の入力電位を、インバー
タ１１の遷移電圧以下に下げる必要がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【作用】この発明においては、記憶素子内の一方のイン
バータを構成する第１のｐチャネルトランジスタに直列
に追加接続した第２のｐチャネルトランジスタを、全て
の記憶素子に同一データを書き込む際オフとすることに
より、そのインバータの“Ｈ”駆動を禁止するから、そ
の“Ｈ”駆動出力が“Ｌ”駆動の書き込み用ドライバの
出力と衝突することがなくなり、誤動作なく全ての記憶
素子に同一データを書き込める。
バータを構成する第１のｐチャネルトランジスタに直列
に追加接続した第２のｐチャネルトランジスタを、全て
の記憶素子に同一データを書き込む際オフとすることに
より、そのインバータの“Ｈ”駆動を禁止するから、そ
の“Ｈ”駆動出力が“Ｌ”駆動の書き込み用ドライバの
出力と衝突することがなくなり、誤動作なく全ての記憶
素子に同一データを書き込める。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】この発明においては、記憶素子内の２個の
インバータの各々を構成する各第１のｐチャネルトラン
ジスタに直列に追加接続された各第２のｐチャネルトラ
ンジスタの何れか一方を、全ての記憶素子に同一データ
を書き込む際、オフとすることにより、そのインバータ
の“Ｈ”駆動を禁止するから、その“Ｈ”駆動出力が
“Ｌ”駆動の書き込み用ドライバの出力と衝突すること
がなくなり、誤動作なく全ての記憶素子に同一データを
書き込める。
インバータの各々を構成する各第１のｐチャネルトラン
ジスタに直列に追加接続された各第２のｐチャネルトラ
ンジスタの何れか一方を、全ての記憶素子に同一データ
を書き込む際、オフとすることにより、そのインバータ
の“Ｈ”駆動を禁止するから、その“Ｈ”駆動出力が
“Ｌ”駆動の書き込み用ドライバの出力と衝突すること
がなくなり、誤動作なく全ての記憶素子に同一データを
書き込める。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】この発明においては、記憶素子内の一方の
インバータを構成する第１のｎチャネルトランジスタに
直列に追加接続した第２のｎチャネルトランジスタを、
全ての記憶素子に同一データを書き込む際オフとするこ
とにより、そのインバータの“Ｌ”駆動を禁止するか
ら、その“Ｌ”駆動出力が“Ｈ”駆動の書き込み用ドラ
イバの出力と衝突することがなくなり、誤動作なく全て
の記憶素子に同一データを書き込める。
インバータを構成する第１のｎチャネルトランジスタに
直列に追加接続した第２のｎチャネルトランジスタを、
全ての記憶素子に同一データを書き込む際オフとするこ
とにより、そのインバータの“Ｌ”駆動を禁止するか
ら、その“Ｌ”駆動出力が“Ｈ”駆動の書き込み用ドラ
イバの出力と衝突することがなくなり、誤動作なく全て
の記憶素子に同一データを書き込める。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】この発明においては、記憶素子内の２個の
インバータの各々を構成する各第１のｎチャネルトラン
ジスタに直列に追加接続した各第２のｎチャネルトラン
ジスタのいずれか一方を、全ての記憶素子に同一データ
を書き込む際オフとすることにより、そのインバータの
“Ｌ”駆動を禁止するから、その“Ｌ”駆動出力が
“Ｈ”駆動の書き込み用ドライバの出力と衝突すること
がなくなり、誤動作なく全ての記憶素子に同一データを
書き込める。
インバータの各々を構成する各第１のｎチャネルトラン
ジスタに直列に追加接続した各第２のｎチャネルトラン
ジスタのいずれか一方を、全ての記憶素子に同一データ
を書き込む際オフとすることにより、そのインバータの
“Ｌ”駆動を禁止するから、その“Ｌ”駆動出力が
“Ｈ”駆動の書き込み用ドライバの出力と衝突すること
がなくなり、誤動作なく全ての記憶素子に同一データを
書き込める。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】この発明においては、記憶素子内の一方の
インバータを構成する第１のｐチャネルトランジスタ及
び第１のｎチャネルトランジスタにそれぞれ直列に追加
接続した第２のｐチャネルトランジスタ及び第２のｎチ
ャネルトランジスタのうち一方を、全ての記憶素子に同
一データを書き込む際オフとすることにより、そのイン
バータの“Ｈ”あるいは“Ｌ”駆動を禁止するから、そ
の“Ｈ”あるいは“Ｌ”駆動出力が書き込み用ドライバ
の出力と衝突することがなくなり、誤動作なく全ての記
憶素子に同一データを書き込める。
インバータを構成する第１のｐチャネルトランジスタ及
び第１のｎチャネルトランジスタにそれぞれ直列に追加
接続した第２のｐチャネルトランジスタ及び第２のｎチ
ャネルトランジスタのうち一方を、全ての記憶素子に同
一データを書き込む際オフとすることにより、そのイン
バータの“Ｈ”あるいは“Ｌ”駆動を禁止するから、そ
の“Ｈ”あるいは“Ｌ”駆動出力が書き込み用ドライバ
の出力と衝突することがなくなり、誤動作なく全ての記
憶素子に同一データを書き込める。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に、記憶素子の初期状態を設定するとき
の動作について説明する。本実施例では必ず全記憶素子
を“１”に初期設定する場合を示す。信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４１はオフとなり、
制御機能付きインバータ１１Ｃの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも、書き込み用ドライバ２０はイ
ンバータ１２の入力電位をインバータ１２の遷移電圧以
下に低下させ、結果的にインバータ１２の出力は
“Ｈ”、即ち書き込み用ドライバ１０の出力電位と同じ
になり、全ての記憶素子に“１”を書き込むことができ
る。
の動作について説明する。本実施例では必ず全記憶素子
を“１”に初期設定する場合を示す。信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４１はオフとなり、
制御機能付きインバータ１１Ｃの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも、書き込み用ドライバ２０はイ
ンバータ１２の入力電位をインバータ１２の遷移電圧以
下に低下させ、結果的にインバータ１２の出力は
“Ｈ”、即ち書き込み用ドライバ１０の出力電位と同じ
になり、全ての記憶素子に“１”を書き込むことができ
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】次に、全記憶素子を“１”に初期設定する
場合には、信号３０（Ｃ）を“Ｌ”、信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると、
全ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４１はオフとなり、
制御機能付きインバータ１１Ｃの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも、書き込み用ドライバ２０は制
御機能付きインバータ１２Ｃの入力電位を制御機能付き
インバータ１２Ｃの遷移電圧以下に引き下げ、結果的に
制御機能付きインバータ１２Ｃの出力は“Ｈ”、即ち書
き込み用ドライバ１０の出力電位と同じになり、全ての
記憶素子に“１”を書き込むことができる。
場合には、信号３０（Ｃ）を“Ｌ”、信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると、
全ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｐチャネルトランジスタ４１はオフとなり、
制御機能付きインバータ１１Ｃの“Ｈ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも、書き込み用ドライバ２０は制
御機能付きインバータ１２Ｃの入力電位を制御機能付き
インバータ１２Ｃの遷移電圧以下に引き下げ、結果的に
制御機能付きインバータ１２Ｃの出力は“Ｈ”、即ち書
き込み用ドライバ１０の出力電位と同じになり、全ての
記憶素子に“１”を書き込むことができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】次に、記憶素子の初期状態を設定するとき
の動作について説明する。本実施例では必ず全記憶素子
を“１”に初期設定する場合を示す。信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｎチャネルトランジスタ５２はオフとなり、
制御機能付きインバータ１２Ｄの“Ｌ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも書き込み用ドライバ１０はイン
バータ１１の入力電位をインバータ１１の遷移電圧以上
に上昇させ、結果的にインバータ１１の出力は“Ｌ”、
即ち書き込み用ドライバ２０の出力電位と同じになり、
全ての記憶素子に“１”を書き込むことができる。
の動作について説明する。本実施例では必ず全記憶素子
を“１”に初期設定する場合を示す。信号４０（Ｓ）を
“Ｈ”に設定し、アドレスラインＡ0 〜Ａ31全てを
“Ｈ”として、データ入力ＤINを“Ｈ”に設定すると全
ての記憶素子には、データ線４を経由して“Ｈ”電位
が、反転データ線５を経由して“Ｌ”電位が供給され
る。このとき、信号４０が“Ｈ”に設定されているた
め、第２のｎチャネルトランジスタ５２はオフとなり、
制御機能付きインバータ１２Ｄの“Ｌ”駆動パスは切断
されており、たとえ初期設定する前の記憶素子の保持デ
ータが“０”の場合でも書き込み用ドライバ１０はイン
バータ１１の入力電位をインバータ１１の遷移電圧以上
に上昇させ、結果的にインバータ１１の出力は“Ｌ”、
即ち書き込み用ドライバ２０の出力電位と同じになり、
全ての記憶素子に“１”を書き込むことができる。
Claims (5)
- 【請求項１】 データ線、および該データ線と反転の電
位を有する反転データ線と、 該データ線および反転データ線を通じてそれぞれデータ
を読み書きする記憶素子を選択するための第１，第２の
トランジスタと、 上記第１，第２のトランジスタ間に一方の入力と他方の
出力とを互いに接続し、それぞれ第１のｐチャネルトラ
ンジスタと第１のｎチャネルトランジスタよりなる２個
のインバータを有する半導体記憶装置において、 上記２個のインバータのうちの一方のインバータを構成
する第１のｐチャネルトランジスタに直列に第２のｐチ
ャネルトランジスタを接続したことを特徴とする半導体
記憶装置。 - 【請求項２】 データ線、および該データ線と反転の電
位を有する反転データ線と、 該データ線および反転データ線を通じてそれぞれデータ
を読み書きする記憶素子を選択するための第１，第２の
トランジスタと、 上記第１，第２のトランジスタ間に一方の入力と他方の
出力とを互いに接続し、それぞれ第１のｐチャネルトラ
ンジスタと第１のｎチャネルトランジスタよりなる２個
のインバータを有する半導体記憶装置において、 上記２個のインバータの各々を構成する各第１のｐチャ
ネルトランジスタに直列に第２のｐチャネルトランジス
タを接続したことを特徴とする半導体記憶装置。 - 【請求項３】 データ線、および該データ線と反転の電
位を有する反転データ線と、 該データ線および反転データ線を通じてそれぞれデータ
を読み書きする記憶素子を選択するための第１，第２の
トランジスタと、 上記第１，第２のトランジスタ間に一方の入力と他方の
出力とを互いに接続し、それぞれ第１のｐチャネルトラ
ンジスタと第１のｎチャネルトランジスタよりなる２個
のインバータを有する半導体記憶装置において、 上記２個のインバータのうちの一方のインバータを構成
する第１のｎチャネルトランジスタに直列に第２のｎチ
ャネルトランジスタを接続したことを特徴とする半導体
記憶装置。 - 【請求項４】 データ線、および該データ線と反転の電
位を有する反転データ線と、 該データ線および反転データ線を通じてそれぞれデータ
を読み書きする記憶素子を選択するための第１，第２の
トランジスタと、 上記第１，第２のトランジスタ間に一方の入力と他方の
出力とを互いに接続し、それぞれ第１のｐチャネルトラ
ンジスタと第１のｎチャネルトランジスタよりなる２個
のインバータを有する半導体記憶装置において、 上記２個のインバータの各々を構成する各第１のｎチャ
ネルトランジスタに直列に第２のｎチャネルトランジス
タを接続したことを特徴とする半導体記憶装置。 - 【請求項５】 データ線、および該データ線と反転の電
位を有する反転データ線と、 該データ線および反転データ線を通じてそれぞれデータ
を読み書きする記憶素子を選択するための第１，第２の
トランジスタと、 上記第１，第２のトランジスタ間に一方の入力と他方の
出力とを互いに接続し、それぞれ第１のｐチャネルトラ
ンジスタと第１のｎチャネルトランジスタよりなる２個
のインバータを有する半導体記憶装置において、 上記２個のインバータのうちの一方のインバータを構成
する第１のｐチャネルトランジスタ及び第１のｎチャネ
ルトランジスタに直列にそれぞれ第２のｐチャネルトラ
ンジスタ及び第２のｎチャネルトランジスタを接続した
ことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160132A JPH05325557A (ja) | 1992-05-26 | 1992-05-26 | 半導体記憶装置 |
| US08/063,428 US5392235A (en) | 1992-05-26 | 1993-05-19 | Semiconductor memory device |
| DE4317382A DE4317382C2 (de) | 1992-05-26 | 1993-05-25 | Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160132A JPH05325557A (ja) | 1992-05-26 | 1992-05-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325557A true JPH05325557A (ja) | 1993-12-10 |
Family
ID=15708567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160132A Pending JPH05325557A (ja) | 1992-05-26 | 1992-05-26 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5392235A (ja) |
| JP (1) | JPH05325557A (ja) |
| DE (1) | DE4317382C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273003A (ja) * | 2006-03-31 | 2007-10-18 | Yamaha Corp | 半導体記憶装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894434A (en) * | 1995-12-22 | 1999-04-13 | Texas Instruments Incorporated | MOS static memory array |
| US5880999A (en) * | 1997-06-27 | 1999-03-09 | Cypress Semiconductor Corporation | Read only/random access memory architecture and methods for operating same |
| US6016277A (en) * | 1997-06-27 | 2000-01-18 | Cypress Semiconductor Corporation | Reference voltage generator for reading a ROM cell in an integrated RAM/ROM memory device |
| EP0920026A1 (en) * | 1997-11-28 | 1999-06-02 | STMicroelectronics S.r.l. | A low power RAM memory cell with a single bit line |
| EP1239487A1 (en) * | 2001-03-06 | 2002-09-11 | STMicroelectronics Limited | Memory reset method and circuit |
| US9042159B2 (en) | 2012-10-15 | 2015-05-26 | Marvell World Trade Ltd. | Configuring resistive random access memory (RRAM) array for write operations |
| US9047945B2 (en) | 2012-10-15 | 2015-06-02 | Marvell World Trade Ltd. | Systems and methods for reading resistive random access memory (RRAM) cells |
| US8885388B2 (en) | 2012-10-24 | 2014-11-11 | Marvell World Trade Ltd. | Apparatus and method for reforming resistive memory cells |
| US9142284B2 (en) | 2012-11-12 | 2015-09-22 | Marvell World Trade Ltd. | Concurrent use of SRAM cells with both NMOS and PMOS pass gates in a memory system |
| US9042162B2 (en) | 2012-10-31 | 2015-05-26 | Marvell World Trade Ltd. | SRAM cells suitable for Fin field-effect transistor (FinFET) process |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4132904A (en) * | 1977-07-28 | 1979-01-02 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
| US4149268A (en) * | 1977-08-09 | 1979-04-10 | Harris Corporation | Dual function memory |
| JPS5953637B2 (ja) * | 1978-09-20 | 1984-12-26 | 株式会社東芝 | 記憶回路 |
| US4890263A (en) * | 1988-05-31 | 1989-12-26 | Dallas Semiconductor Corporation | RAM with capability for rapid clearing of data from memory by simultaneously selecting all row lines |
| JPH0315278A (ja) * | 1990-01-16 | 1991-01-23 | Shinsei Kogyo:Kk | 超音波モータ |
| US5157625A (en) * | 1990-05-22 | 1992-10-20 | United Technologies Corporation | Radiation resistant sram memory cell |
| US5047979A (en) * | 1990-06-15 | 1991-09-10 | Integrated Device Technology, Inc. | High density SRAM circuit with ratio independent memory cells |
-
1992
- 1992-05-26 JP JP4160132A patent/JPH05325557A/ja active Pending
-
1993
- 1993-05-19 US US08/063,428 patent/US5392235A/en not_active Expired - Fee Related
- 1993-05-25 DE DE4317382A patent/DE4317382C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273003A (ja) * | 2006-03-31 | 2007-10-18 | Yamaha Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4317382C2 (de) | 1995-11-02 |
| US5392235A (en) | 1995-02-21 |
| DE4317382A1 (de) | 1993-12-02 |
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