JPH05315442A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05315442A JPH05315442A JP11706192A JP11706192A JPH05315442A JP H05315442 A JPH05315442 A JP H05315442A JP 11706192 A JP11706192 A JP 11706192A JP 11706192 A JP11706192 A JP 11706192A JP H05315442 A JPH05315442 A JP H05315442A
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- trenches
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Abstract
(57)【要約】
【目的】 本発明は，ＬＳＩにおける素子分離領域の
形成に関し，深さの異なる複数のトレンチを用いた素子
分離領域の形成において，トレンチ内に空洞が発生せず
に絶縁膜等の充填材が充填されることを目的とする。 【構成】 異なる深さのトレンチ型素子分離領域を有
する半導体装置において, Si基板１にシャロートレンチ
２を形成する工程と，Si基板１上に, シャロートレンチ
２を埋めて，SiO2膜３を堆積する工程と, Si基板１にSi
O2膜３を貫通して, 少なくともシャロートレンチ２より
深いディープトレンチ４を形成する工程と, Si基板１上
にディープトレンチ４を埋めて，ＢＰＳＧ膜５を堆積す
る工程と，Si基板１上のＢＰＳＧ膜５，及びSiO2膜３を
Si基板１の表面が露出するまでエッチバックするように
構成する。
形成に関し，深さの異なる複数のトレンチを用いた素子
分離領域の形成において，トレンチ内に空洞が発生せず
に絶縁膜等の充填材が充填されることを目的とする。 【構成】 異なる深さのトレンチ型素子分離領域を有
する半導体装置において, Si基板１にシャロートレンチ
２を形成する工程と，Si基板１上に, シャロートレンチ
２を埋めて，SiO2膜３を堆積する工程と, Si基板１にSi
O2膜３を貫通して, 少なくともシャロートレンチ２より
深いディープトレンチ４を形成する工程と, Si基板１上
にディープトレンチ４を埋めて，ＢＰＳＧ膜５を堆積す
る工程と，Si基板１上のＢＰＳＧ膜５，及びSiO2膜３を
Si基板１の表面が露出するまでエッチバックするように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は，ＬＳＩにおける素子分
離領域の形成に関する。近年，ＬＳＩの大容量化，高速
化の要求にともない，素子分離領域の微細化が必要とな
っている。
離領域の形成に関する。近年，ＬＳＩの大容量化，高速
化の要求にともない，素子分離領域の微細化が必要とな
っている。
【０００２】
【従来の技術】図４は従来例の説明図である。図におい
て，30はSi基板, 31はフィールドSiO2膜, 32はトレン
チ, 33はトレンチSiO2膜, 34はポリSi膜, 35はキャップ
SiO2膜である。
て，30はSi基板, 31はフィールドSiO2膜, 32はトレン
チ, 33はトレンチSiO2膜, 34はポリSi膜, 35はキャップ
SiO2膜である。
【０００３】近年，バイポーラデバイスにおいては，素
子分離領域の形成方法において, 選択酸化法が素子の微
細化にあまり適しないため, トレンチ分離法が用いられ
て来ているが，図４（ａ）に示すような選択酸化とディ
ープトレンチ（深い溝）の組み合わせ，或いは，図４
（ｂ）に示すようなディープトレンチのみの構造が多か
った。
子分離領域の形成方法において, 選択酸化法が素子の微
細化にあまり適しないため, トレンチ分離法が用いられ
て来ているが，図４（ａ）に示すような選択酸化とディ
ープトレンチ（深い溝）の組み合わせ，或いは，図４
（ｂ）に示すようなディープトレンチのみの構造が多か
った。
【０００４】しかし，これらの素子分離領域形成方法で
も，微細化に限界があり，配線容量の増大を招く等の問
題があった。そのため，最近では，シャロートレンチ
（浅い溝）とディープトレンチを組み合わせた構造が提
案されているが，トレンチ内に充填材を充填する際に空
洞が発生したり，或いは，トレンチ内に多結晶シリコン
（ポリSi）膜を充填すると，ポリSi膜の表面のキャップ
酸化時に熱膨張係数の違い等により，Siの基板等に欠陥
が発生する等の問題があった。
も，微細化に限界があり，配線容量の増大を招く等の問
題があった。そのため，最近では，シャロートレンチ
（浅い溝）とディープトレンチを組み合わせた構造が提
案されているが，トレンチ内に充填材を充填する際に空
洞が発生したり，或いは，トレンチ内に多結晶シリコン
（ポリSi）膜を充填すると，ポリSi膜の表面のキャップ
酸化時に熱膨張係数の違い等により，Siの基板等に欠陥
が発生する等の問題があった。
【０００５】
【発明が解決しようとする課題】従って，微細化された
トレンチにおいては，従来の充填材では空洞の生じない
ようにトレンチ内部を充填することが難しく，素子の微
細化，及び，寄生容量の低減を進める上での妨げとなっ
ていた。
トレンチにおいては，従来の充填材では空洞の生じない
ようにトレンチ内部を充填することが難しく，素子の微
細化，及び，寄生容量の低減を進める上での妨げとなっ
ていた。
【０００６】本発明は，以上の点を鑑み，深さの異なる
複数のトレンチを用いた素子分離領域の形成において，
トレンチ内に空洞が発生せずに絶縁膜等の充填材が充填
されることを目的として提供される。
複数のトレンチを用いた素子分離領域の形成において，
トレンチ内に空洞が発生せずに絶縁膜等の充填材が充填
されることを目的として提供される。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は基板，２は第１の凹部，３
は第１の充填材，４は第２の凹部，５は第２の充填材で
ある。
図である。図において，１は基板，２は第１の凹部，３
は第１の充填材，４は第２の凹部，５は第２の充填材で
ある。
【０００８】基板１にシャロートレンチとなる第１の凹
部２を形成後，その中を埋めて，基板１上に絶縁物等の
第１の充填材３を堆積する。次に，ディープトレンチと
なる第２の凹部４を形成し，その中を埋めて，基板１上
に絶縁物等の第２の充填材５を堆積する。
部２を形成後，その中を埋めて，基板１上に絶縁物等の
第１の充填材３を堆積する。次に，ディープトレンチと
なる第２の凹部４を形成し，その中を埋めて，基板１上
に絶縁物等の第２の充填材５を堆積する。
【０００９】続いて，第１の充填材と第２の充填材を同
時に，基板１の表面が露出するまでエッチバックして，
複数の異なる深さのトレンチ型の素子分離領域を形成す
る。すなわち，本発明の目的は，異なる深さのトレンチ
型素子分離領域を有する半導体装置において,図１
（ａ）に示すように，基板１に第１の凹部２を形成する
工程と，図１（ｂ）に示すように，該基板１上に, 該第
１の凹部２を埋めて，第１の充填材３を堆積する工程
と,図１（ｃ）に示すように，該基板１に該第１の充填
材３を貫通して, 少なくとも該第１の凹部２より深い第
２の凹部４を形成する工程と,図１（ｄ）に示すよう
に，該基板１上に, 該第２の凹部４を埋めて，第２の充
填材５を堆積する工程と,図１（ｅ）に示すように，該
基板１上の該第２の充填材５，及び該第１の充填材３を
該基板１の表面が露出するまで除去することにより達成
される。
時に，基板１の表面が露出するまでエッチバックして，
複数の異なる深さのトレンチ型の素子分離領域を形成す
る。すなわち，本発明の目的は，異なる深さのトレンチ
型素子分離領域を有する半導体装置において,図１
（ａ）に示すように，基板１に第１の凹部２を形成する
工程と，図１（ｂ）に示すように，該基板１上に, 該第
１の凹部２を埋めて，第１の充填材３を堆積する工程
と,図１（ｃ）に示すように，該基板１に該第１の充填
材３を貫通して, 少なくとも該第１の凹部２より深い第
２の凹部４を形成する工程と,図１（ｄ）に示すよう
に，該基板１上に, 該第２の凹部４を埋めて，第２の充
填材５を堆積する工程と,図１（ｅ）に示すように，該
基板１上の該第２の充填材５，及び該第１の充填材３を
該基板１の表面が露出するまで除去することにより達成
される。
【００１０】
【作用】本発明では, 深さの異なるトレンチに対して，
別々の種類の充填材を用いることができるため，充填材
をトレンチ内に充填する際に，トレンチ内に空洞が生じ
ないような充填材を選択して用いることができる。
別々の種類の充填材を用いることができるため，充填材
をトレンチ内に充填する際に，トレンチ内に空洞が生じ
ないような充填材を選択して用いることができる。
【００１１】また，充填材として，絶縁物を用いれば，
キャップ酸化が不要となり，従ってキャップ酸化時に問
題となる基板等の欠陥発生の問題も起こらず，素子分離
領域の微細化と寄生容量の低減が達成できる。
キャップ酸化が不要となり，従ってキャップ酸化時に問
題となる基板等の欠陥発生の問題も起こらず，素子分離
領域の微細化と寄生容量の低減が達成できる。
【００１２】
【実施例】図２, 図３は本発明の一実施例の説明図であ
り，工程順模式断面図で示してある。
り，工程順模式断面図で示してある。
【００１３】図において，６はSi基板，７は高濃度埋没
拡散層，８はエピタキシャル層，９はSiO2膜，10は Si3
N4膜, 11はポリSi膜, 12はレジスト膜, 13はシャロート
レンチ, 14は熱SiO2膜，15はＣＶＤSiO2膜，16はレジス
ト膜, 17はディープトレンチ, 18はトレンチSiO2膜, 19
は Si3N4膜, 20はＢＰＳＧ膜，21はコレクタコンタクト
拡散層, 22はポリSiベース引出電極, 23はベース拡散
層, 24はカバーSiO2膜,25はポリSiエミッタ引出電極, 2
6はエミッタ拡散層, 27はエミッタ電極, 28はベース電
極, 29はコレクタ電極である。
拡散層，８はエピタキシャル層，９はSiO2膜，10は Si3
N4膜, 11はポリSi膜, 12はレジスト膜, 13はシャロート
レンチ, 14は熱SiO2膜，15はＣＶＤSiO2膜，16はレジス
ト膜, 17はディープトレンチ, 18はトレンチSiO2膜, 19
は Si3N4膜, 20はＢＰＳＧ膜，21はコレクタコンタクト
拡散層, 22はポリSiベース引出電極, 23はベース拡散
層, 24はカバーSiO2膜,25はポリSiエミッタ引出電極, 2
6はエミッタ拡散層, 27はエミッタ電極, 28はベース電
極, 29はコレクタ電極である。
【００１４】Si基板上の素子分離領域形成において，本
発明のトレンチ充填法を適用したエミッタ自己整合型バ
イポーラトランジスタ製造の一実施例について，図２，
図３により説明する。
発明のトレンチ充填法を適用したエミッタ自己整合型バ
イポーラトランジスタ製造の一実施例について，図２，
図３により説明する。
【００１５】先ず，図２（ａ）に示すように，Ｐ型Si基
板６上に砒素をイオン注入し，ｎ+型の高濃度埋没拡散
層７を形成する。図２（ｂ）に示すようにｎ型のエピタ
キシャル層を１.5μｍの厚さに形成する。
板６上に砒素をイオン注入し，ｎ+型の高濃度埋没拡散
層７を形成する。図２（ｂ）に示すようにｎ型のエピタ
キシャル層を１.5μｍの厚さに形成する。
【００１６】図２（ｃ）に示すように，SiO2膜９を 500
Å,Si3N4膜10を2,000 Å, ポリSi膜11を 1,000Åの厚さ
に順次形成する。図２（ｄ）に示すように，レジスト膜
12をマスクとして，ポリSi膜11, Si3N4膜10, SiO2膜９
をエッチングし， Si3N4膜10等をマスクとして エピタ
キシャル層８にシャロートレンチを約 4,000Åの深さに
形成する。
Å,Si3N4膜10を2,000 Å, ポリSi膜11を 1,000Åの厚さ
に順次形成する。図２（ｄ）に示すように，レジスト膜
12をマスクとして，ポリSi膜11, Si3N4膜10, SiO2膜９
をエッチングし， Si3N4膜10等をマスクとして エピタ
キシャル層８にシャロートレンチを約 4,000Åの深さに
形成する。
【００１７】図２（ｅ）に示すように，シャロートレン
チ13内を熱酸化して, 表面を熱SiO2膜14で200 Åの厚さ
に被覆した後, ＣＶＤ法でＣＶＤSiO2膜をシャロートレ
ンチ13内に埋め込むと同時に, 約 6,000Åの厚さでSi基
板６上に堆積する。
チ13内を熱酸化して, 表面を熱SiO2膜14で200 Åの厚さ
に被覆した後, ＣＶＤ法でＣＶＤSiO2膜をシャロートレ
ンチ13内に埋め込むと同時に, 約 6,000Åの厚さでSi基
板６上に堆積する。
【００１８】図３（ｆ）に示すように，レジスト膜16を
マスクとして, ＣＶＤSiO2膜15をエッチングし, 更に,
Si基板６に達するディープトレンチ17を約４.5μｍの深
さに形成する。
マスクとして, ＣＶＤSiO2膜15をエッチングし, 更に,
Si基板６に達するディープトレンチ17を約４.5μｍの深
さに形成する。
【００１９】図３（ｇ）に示すように，ディープトレン
チ17内部を酸化して, 表面をトレンチSiO2膜18で被覆
し, Si基板６全面にディープトレンチ17内も含めてＣＶ
Ｄ法により Si3N4膜19を 300Åの厚さに形成する。
チ17内部を酸化して, 表面をトレンチSiO2膜18で被覆
し, Si基板６全面にディープトレンチ17内も含めてＣＶ
Ｄ法により Si3N4膜19を 300Åの厚さに形成する。
【００２０】その後，ＢＰＳＧ膜20をディーブトレンチ
17内を埋め込み, 約１.5μｍの厚さにSi基板６上に堆積
した後，950 ℃, ウエット（Ｏ2 ) 中，３０分リフロー
して表面を平坦化する。
17内を埋め込み, 約１.5μｍの厚さにSi基板６上に堆積
した後，950 ℃, ウエット（Ｏ2 ) 中，３０分リフロー
して表面を平坦化する。
【００２１】図３（ｈ）に示すように，ドライエッチン
グにより，或いは，ポリッシングによりSi基板６表面の
ＢＰＳＧ膜20やＣＶＤSiO2膜15を，Si基板６上のエピタ
キシャル層８表面と同じ高さになるまで,Si3N4膜10をス
トッパとしてエッチバックする。
グにより，或いは，ポリッシングによりSi基板６表面の
ＢＰＳＧ膜20やＣＶＤSiO2膜15を，Si基板６上のエピタ
キシャル層８表面と同じ高さになるまで,Si3N4膜10をス
トッパとしてエッチバックする。
【００２２】Si3N4膜10やSiO2膜９をエッチング除去し
て，Si基板6 表面を平坦にする。その後，従来のエミッ
タ自己整合型バイポーラトランジスタ製造方法を用い
て，図３（ｉ）に示すようにバイポーラトランジスタを
完成する。
て，Si基板6 表面を平坦にする。その後，従来のエミッ
タ自己整合型バイポーラトランジスタ製造方法を用い
て，図３（ｉ）に示すようにバイポーラトランジスタを
完成する。
【００２３】実施例では，ディープトレンチに埋め込む
第２の充填材として，ＢＰＳＧを用いたが，ＳＯＧを用
いても良く，この場合は塗布後の平坦化としてのリフロ
ー工程が不要で，800 ℃以下の熱処理で十分であり, 熱
処理の低温化が可能となる。
第２の充填材として，ＢＰＳＧを用いたが，ＳＯＧを用
いても良く，この場合は塗布後の平坦化としてのリフロ
ー工程が不要で，800 ℃以下の熱処理で十分であり, 熱
処理の低温化が可能となる。
【００２４】何れにしてもポリSi膜をトレンチ内に埋め
込んだ場合のように，キャップSiO2膜を形成する必要が
なく，Si基板の欠陥発生のような問題がなくなり，微細
化が容易に行なえる。
込んだ場合のように，キャップSiO2膜を形成する必要が
なく，Si基板の欠陥発生のような問題がなくなり，微細
化が容易に行なえる。
【００２５】
【発明の効果】以上説明したように, 本発明によれば,
ＣＶＤSiO2膜とＢＰＳＧ，或いはＣＶＤSiO2膜とＳＯＧ
のように，深さの異なるトレンチに対して，各々のトレ
ンチに適した絶縁膜等の充填材を選択でき，且つ，異な
る充填材を同時にエッチバックするため，比較的簡単な
工程で素子分離領域の形成が可能となる。
ＣＶＤSiO2膜とＢＰＳＧ，或いはＣＶＤSiO2膜とＳＯＧ
のように，深さの異なるトレンチに対して，各々のトレ
ンチに適した絶縁膜等の充填材を選択でき，且つ，異な
る充填材を同時にエッチバックするため，比較的簡単な
工程で素子分離領域の形成が可能となる。
【００２６】そのため，本発明は，微細で，寄生容量を
低減した素子分離領域が実現でき，素子の大容量化，高
速化に対して大きく寄与する。
低減した素子分離領域が実現でき，素子の大容量化，高
速化に対して大きく寄与する。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の説明図（その１）
【図３】 本発明の一実施例の説明図（その２）
【図４】 従来例の説明図
１ 基板 ２ 第１の凹部 ３ 第１の充填材 ４ 第２の凹部 ５ 第２の充填材 ６ Si基板 ７ 高濃度埋没拡散層 ８ エピタキシャル層 ９ SiO2膜 10 Si3N4膜 11 ポリSi膜 12 レジスト膜 13 シャロートレンチ 14 熱SiO2膜 15 ＣＶＤSiO2膜 16 レジスト膜 17 ディープトレンチ 18 トレンチSiO2膜 19 Si3N4膜 20 ＢＰＳＧ膜 21 コレクタコンタクト拡散層 22 ポリSiベース引出電極 23 ベース拡散層 24 カバーSiO2膜 25 ポリSiエミッタ引出電極 26 エミッタ拡散層 27 エミッタ電極 28 ベース電極 29 コレクタ電極
Claims (3)
- 【請求項１】 異なる深さのトレンチ（溝）型素子分離
領域を有する半導体装置において, 基板(1) に第１の凹部(2) を形成する工程と， 該基板(1) 上に, 該第１の凹部(2) を埋めて，第１の充
填材(3) を堆積する工程と, 該基板(1) に該第１の充填材(3) を貫通して, 少なくと
も該第１の凹部(2) より深い第２の凹部(4) を形成する
工程と, 該基板(1) 上に, 該第２の凹部(4) を埋めて，第２の充
填材(5) を堆積する工程と, 該基板(1) 上の該第２の充填材(5) ，及び該第１の充填
材(3) を該基板(1) の表面が露出するまで除去すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の充填材が気相成長二酸化シリ
コン，前記第２の充填材がボロンドープ燐珪酸ガラスで
あることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記第１の充填材が気相成長二酸化シリ
コン，前記第２の充填材がスピン・オン・グラスである
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11706192A JPH05315442A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11706192A JPH05315442A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315442A true JPH05315442A (ja) | 1993-11-26 |
Family
ID=14702462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11706192A Withdrawn JPH05315442A (ja) | 1992-05-11 | 1992-05-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315442A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273244B1 (ko) * | 1997-11-27 | 2001-01-15 | 김영환 | 반도체소자의분리영역제조방법 |
| US6399449B1 (en) | 1996-08-09 | 2002-06-04 | Nec Corporation | Semiconductor circuit using trench isolation and method of fabrication a trench isolator |
| KR100370172B1 (ko) * | 2001-03-19 | 2003-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100418304B1 (ko) * | 2001-12-19 | 2004-02-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 소자 분리막 형성 방법 |
| KR100696382B1 (ko) * | 2005-08-01 | 2007-03-19 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
-
1992
- 1992-05-11 JP JP11706192A patent/JPH05315442A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7550363B2 (en) | 2005-08-01 | 2009-06-23 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device having first and second trenches using non-concurrently formed hard mask patterns |
| US8148784B2 (en) | 2005-08-01 | 2012-04-03 | Samsung Electronics Co., Ltd. | Semiconductor device having first and second device isolation layers formed of different insulation materials |
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