JPH05307838A - 誤り訂正装置 - Google Patents
誤り訂正装置Info
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- JPH05307838A JPH05307838A JP11163392A JP11163392A JPH05307838A JP H05307838 A JPH05307838 A JP H05307838A JP 11163392 A JP11163392 A JP 11163392A JP 11163392 A JP11163392 A JP 11163392A JP H05307838 A JPH05307838 A JP H05307838A
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Abstract
(57)【要約】
【構成】 ディジタル信号の伝送の際に、ディジタル信
号の誤りを訂正する誤り訂正装置であって、ディジタル
信号をデータの上位ビットと下位ビットとに分けるＳ／
Ｐ変換回路と、上位ビット及び下位ビットにそれぞれ異
なる誤り訂正符号を付与する誤り訂正符号付加回路３
と、下位ビットに誤りが発生した時に、下位ビットをミ
ュートする誤り訂正回路１０とを含んでいる。 【効果】 従来の２重訂正符号と同じデータ数で、３重
訂正符号を記録させることができる。その結果、記録帯
域を増やすことなく、ディジタル信号伝送時の訂正能力
を向上させることができる。
号の誤りを訂正する誤り訂正装置であって、ディジタル
信号をデータの上位ビットと下位ビットとに分けるＳ／
Ｐ変換回路と、上位ビット及び下位ビットにそれぞれ異
なる誤り訂正符号を付与する誤り訂正符号付加回路３
と、下位ビットに誤りが発生した時に、下位ビットをミ
ュートする誤り訂正回路１０とを含んでいる。 【効果】 従来の２重訂正符号と同じデータ数で、３重
訂正符号を記録させることができる。その結果、記録帯
域を増やすことなく、ディジタル信号伝送時の訂正能力
を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号を伝送
する系において、伝送の途中で信号に誤りが生じた場合
に、正常な信号に戻すための誤り訂正装置に関するもの
である。
する系において、伝送の途中で信号に誤りが生じた場合
に、正常な信号に戻すための誤り訂正装置に関するもの
である。
【０００２】
【従来の技術】例えば、ＤＡＴ(Digital Audio Taperec
order)等のオーディオ機器では、オーディオ信号がディ
ジタル化されたワード単位で処理され、ディジタル信号
として磁気テープ等の記録媒体に記録されるようになっ
ている。このように記録されたオーディオ信号を再生す
る場合、記録媒体の傷や記録媒体に付着したほこり、或
いは侵入したノイズ等により、再生されたディジタル信
号に誤りが発生することがある。このため、ディジタル
オーディオ機器には通常、上記のような異常が発生した
部分にはワード単位で本来のディジタル信号に近い信号
に戻す誤り訂正装置が設けられている。
order)等のオーディオ機器では、オーディオ信号がディ
ジタル化されたワード単位で処理され、ディジタル信号
として磁気テープ等の記録媒体に記録されるようになっ
ている。このように記録されたオーディオ信号を再生す
る場合、記録媒体の傷や記録媒体に付着したほこり、或
いは侵入したノイズ等により、再生されたディジタル信
号に誤りが発生することがある。このため、ディジタル
オーディオ機器には通常、上記のような異常が発生した
部分にはワード単位で本来のディジタル信号に近い信号
に戻す誤り訂正装置が設けられている。
【０００３】従来、上記の誤り訂正は、１つのワードだ
けが誤るランダムエラーに対する訂正と、複数のワード
が誤るバーストエラーに対する訂正と大きく２つに分類
される。
けが誤るランダムエラーに対する訂正と、複数のワード
が誤るバーストエラーに対する訂正と大きく２つに分類
される。
【０００４】ランダムエラーに対する訂正は、図６に示
すようなあるまとまった信号をメモリに書き込み、書き
込まれた信号から訂正符号を生成するものである。それ
に対しバーストエラーに対する訂正は、メモリに書き込
む順番と読み出す順番を変えて信号のエラーが連続しな
いようにしたり、各ブロックのアドレスが誤った場合に
はそのアドレスを補間したりするものである。
すようなあるまとまった信号をメモリに書き込み、書き
込まれた信号から訂正符号を生成するものである。それ
に対しバーストエラーに対する訂正は、メモリに書き込
む順番と読み出す順番を変えて信号のエラーが連続しな
いようにしたり、各ブロックのアドレスが誤った場合に
はそのアドレスを補間したりするものである。
【０００５】訂正符号を用いて信号の誤りを検出し訂正
する方法は、例えば図６において、信号Ｄ1,1 Ｄ2,1 Ｄ
3,1 ・・・Ｄ22,1Ｄ23,1Ｄ24,1からシンドローム計算
し、次のような訂正符号Ｐ，Ｑ，Ｒ，Ｓを生成する。 Ｐ＝Ｄ1,1 ＋Ｄ2,1 ＋Ｄ3,1 ＋・・・＋Ｄ22,1＋Ｄ23,1＋Ｄ24,1 Ｑ＝ａ23Ｄ1,1 ＋ａ22Ｄ2,1 ＋ａ21Ｄ3,1 ＋・・・＋ａ2 Ｄ22,1＋ａＤ23,1 ＋Ｄ24,1 Ｒ＝ａ46Ｄ1,1 ＋ａ44Ｄ2,1 ＋ａ42Ｄ3,1 ＋・・・＋ａ4 Ｄ22,1＋ａ2 Ｄ23,1 ＋Ｄ24,1 Ｓ＝ａ69Ｄ1,1 ＋ａ66Ｄ2,1 ＋ａ63Ｄ3,1 ＋・・・＋ａ6 Ｄ22,1＋ａ3 Ｄ23,1 ＋Ｄ24,1 これを、検査ワードとして信号とともに送信し、受信側
では、送信側と同じシンドロームの計算を行い、得られ
たデータと送信側のデータを比較して誤りの検出、訂正
を行なうものである。
する方法は、例えば図６において、信号Ｄ1,1 Ｄ2,1 Ｄ
3,1 ・・・Ｄ22,1Ｄ23,1Ｄ24,1からシンドローム計算
し、次のような訂正符号Ｐ，Ｑ，Ｒ，Ｓを生成する。 Ｐ＝Ｄ1,1 ＋Ｄ2,1 ＋Ｄ3,1 ＋・・・＋Ｄ22,1＋Ｄ23,1＋Ｄ24,1 Ｑ＝ａ23Ｄ1,1 ＋ａ22Ｄ2,1 ＋ａ21Ｄ3,1 ＋・・・＋ａ2 Ｄ22,1＋ａＤ23,1 ＋Ｄ24,1 Ｒ＝ａ46Ｄ1,1 ＋ａ44Ｄ2,1 ＋ａ42Ｄ3,1 ＋・・・＋ａ4 Ｄ22,1＋ａ2 Ｄ23,1 ＋Ｄ24,1 Ｓ＝ａ69Ｄ1,1 ＋ａ66Ｄ2,1 ＋ａ63Ｄ3,1 ＋・・・＋ａ6 Ｄ22,1＋ａ3 Ｄ23,1 ＋Ｄ24,1 これを、検査ワードとして信号とともに送信し、受信側
では、送信側と同じシンドロームの計算を行い、得られ
たデータと送信側のデータを比較して誤りの検出、訂正
を行なうものである。
【０００６】これに対し、ランダムエラーに対する訂正
では、書き込み時、図６におけるＤ1,1,Ｄ2,1,Ｄ1,34,
Ｄ2,34, Ｄ1,2,Ｄ2,2,Ｄ1,35, Ｄ2,35・・・のように、
書き込み位置を飛ばしながら記憶させる一方、読み出す
時は、Ｄ1,1,Ｄ2,1,Ｄ3,1 ・・・Ｄ22,1, Ｄ23,1, Ｄ
24,1と縦に読み出し、伝送系でエラーが生じても信号を
元に戻した時伝送系のエラーが連続しないようにしたも
のである。
では、書き込み時、図６におけるＤ1,1,Ｄ2,1,Ｄ1,34,
Ｄ2,34, Ｄ1,2,Ｄ2,2,Ｄ1,35, Ｄ2,35・・・のように、
書き込み位置を飛ばしながら記憶させる一方、読み出す
時は、Ｄ1,1,Ｄ2,1,Ｄ3,1 ・・・Ｄ22,1, Ｄ23,1, Ｄ
24,1と縦に読み出し、伝送系でエラーが生じても信号を
元に戻した時伝送系のエラーが連続しないようにしたも
のである。
【０００７】このように、従来の誤り訂正装置では、訂
正符号を用いること及び信号の順番を変えることにより
誤りが連続しないようにして、ランダムエラーとして訂
正を行なってきた。
正符号を用いること及び信号の順番を変えることにより
誤りが連続しないようにして、ランダムエラーとして訂
正を行なってきた。
【０００８】
【発明が解決しようとする課題】ところが上記従来の誤
り訂正装置では、訂正能力を上げるためには、訂正符号
を増やさなければならず、その結果、シンドロームの計
算が増加するとともに、伝送帯域を増加させる必要が生
じ、更に訂正処理の遅延から高速伝送の障害となるとい
う問題点を有している。
り訂正装置では、訂正能力を上げるためには、訂正符号
を増やさなければならず、その結果、シンドロームの計
算が増加するとともに、伝送帯域を増加させる必要が生
じ、更に訂正処理の遅延から高速伝送の障害となるとい
う問題点を有している。
【０００９】本発明は、上記問題点を鑑みてなされたも
のであり、伝送帯域を増やさずに誤り訂正能力を上げる
ことが可能な誤り訂正装置の提供を目的としている。
のであり、伝送帯域を増やさずに誤り訂正能力を上げる
ことが可能な誤り訂正装置の提供を目的としている。
【００１０】
【課題を解決するための手段】本発明の誤り訂正装置
は、上記問題点を解決するために、ディジタル信号の伝
送の際に、ディジタル信号における再生不可能な部分を
正常なディジタル信号に戻すための誤り訂正装置におい
て、ディジタル信号をデータの上位ビットと下位ビット
とに分ける分割手段と、該上位ビット及び下位ビットに
それぞれ異なる誤り訂正符号を設ける誤り訂正符号付与
手段と、上記下位ビットに誤りが発生した時に、下位ビ
ットをミュートする誤り訂正回路とを含むことを特徴と
している。
は、上記問題点を解決するために、ディジタル信号の伝
送の際に、ディジタル信号における再生不可能な部分を
正常なディジタル信号に戻すための誤り訂正装置におい
て、ディジタル信号をデータの上位ビットと下位ビット
とに分ける分割手段と、該上位ビット及び下位ビットに
それぞれ異なる誤り訂正符号を設ける誤り訂正符号付与
手段と、上記下位ビットに誤りが発生した時に、下位ビ
ットをミュートする誤り訂正回路とを含むことを特徴と
している。
【００１１】
【作用】上記の構成により、入力信号は分割手段におい
て上位ビットと下位ビットとに分けられる。そして、誤
り訂正符号付与手段により上位ビットには三重誤り検出
三重誤り訂正の訂正符号を付与し、下位ビットには二重
誤り検出一重誤り訂正の訂正符号を付与し、二重誤り検
出二重誤り訂正と同じデータ数（帯域）の信号を生成す
る。また、誤り訂正回路において下位ビットに誤りが発
生した場合には、下位ビットのみミューティングを行う
ことによりノイズの発生を防ぐことができる。
て上位ビットと下位ビットとに分けられる。そして、誤
り訂正符号付与手段により上位ビットには三重誤り検出
三重誤り訂正の訂正符号を付与し、下位ビットには二重
誤り検出一重誤り訂正の訂正符号を付与し、二重誤り検
出二重誤り訂正と同じデータ数（帯域）の信号を生成す
る。また、誤り訂正回路において下位ビットに誤りが発
生した場合には、下位ビットのみミューティングを行う
ことによりノイズの発生を防ぐことができる。
【００１２】
【実施例】本発明の一実施例について図１ないし図５に
基づいて説明すれば、以下の通りである。
基づいて説明すれば、以下の通りである。
【００１３】図１に示すように、本実施例に係るディジ
タルオーディオ記録・再生装置は、記録時、オーディオ
入力端子より入力されたアナログデータをディジタル信
号に変えるＡ／Ｄ変換回路１・２と、誤り訂正符号を生
成しＡ／Ｄ変換回路１・２からのディジタル信号に付加
する、誤り訂正符号付与手段である誤り訂正符号付加回
路３と、テープに記録される信号の帯域とテープに記録
する帯域とを合わせるために、誤り訂正符号付加回路３
の出力を変調する変調回路４と、記録される信号を増幅
するための記録アンプ５と、記録信号を磁気テープ７に
記録するためのヘッド６とを備えている。
タルオーディオ記録・再生装置は、記録時、オーディオ
入力端子より入力されたアナログデータをディジタル信
号に変えるＡ／Ｄ変換回路１・２と、誤り訂正符号を生
成しＡ／Ｄ変換回路１・２からのディジタル信号に付加
する、誤り訂正符号付与手段である誤り訂正符号付加回
路３と、テープに記録される信号の帯域とテープに記録
する帯域とを合わせるために、誤り訂正符号付加回路３
の出力を変調する変調回路４と、記録される信号を増幅
するための記録アンプ５と、記録信号を磁気テープ７に
記録するためのヘッド６とを備えている。
【００１４】更に、このディジタルオーディオ記録・再
生装置は、再生時にヘッド６により電気信号に変換され
た磁気テープ７に記録されているデータを適正な電圧レ
ベルにまで増幅するとともに、ノイズや隣接する波形同
士の干渉を補正して波形整形し記録時に変調された符号
化信号を得るためのＥＱアンプ８と、符号化信号をディ
ジタル信号に復調する復調回路９と、復調回路９におい
て得られたディジタル信号における誤りを検出し、誤っ
たデータを正しいデータに訂正する誤り訂正回路１０
と、誤り訂正回路１０で訂正しきれないデータが発生し
た場合に、前後の信号で誤った信号の代わりをさせたり
して修整（コンシールメント）する補間回路１１と、デ
ィジタル信号からアナログ信号に戻すＤ／Ａ変換回路１
２・１３が備えられている。尚、本発明の誤り訂正装置
は、上記誤り訂正符号付加回路３、誤り訂正回路１０及
び補間回路１１からなっている。
生装置は、再生時にヘッド６により電気信号に変換され
た磁気テープ７に記録されているデータを適正な電圧レ
ベルにまで増幅するとともに、ノイズや隣接する波形同
士の干渉を補正して波形整形し記録時に変調された符号
化信号を得るためのＥＱアンプ８と、符号化信号をディ
ジタル信号に復調する復調回路９と、復調回路９におい
て得られたディジタル信号における誤りを検出し、誤っ
たデータを正しいデータに訂正する誤り訂正回路１０
と、誤り訂正回路１０で訂正しきれないデータが発生し
た場合に、前後の信号で誤った信号の代わりをさせたり
して修整（コンシールメント）する補間回路１１と、デ
ィジタル信号からアナログ信号に戻すＤ／Ａ変換回路１
２・１３が備えられている。尚、本発明の誤り訂正装置
は、上記誤り訂正符号付加回路３、誤り訂正回路１０及
び補間回路１１からなっている。
【００１５】上記誤り訂正符号付加回路３は、図２に示
すように、Ａ／Ｄ変換回路１・２からの出力をパラレル
信号に変えるＳ／Ｐ変換回路１４（分割手段）と、Ｓ／
Ｐ変換回路１４において変換されたパラレル信号が、後
述するように上位ビットと下位ビットとに分けられてそ
れぞれが書き込まれる上位ビット用データＲＡＭ１５及
び下位ビット用データＲＡＭ１６と、データＲＡＭ１５
・１６に書き込まれたデータに基づき誤り訂正符号が出
力されるエンコーダ１７と、データＲＡＭ１５・１６に
対するデータの読みだし、書き込みのためのアドレスを
生成するアドレスジェネレータ１９と、バーストエラー
の影響を減らすためにデータの順番を変更するバッファ
ＲＡＭとから構成されている。
すように、Ａ／Ｄ変換回路１・２からの出力をパラレル
信号に変えるＳ／Ｐ変換回路１４（分割手段）と、Ｓ／
Ｐ変換回路１４において変換されたパラレル信号が、後
述するように上位ビットと下位ビットとに分けられてそ
れぞれが書き込まれる上位ビット用データＲＡＭ１５及
び下位ビット用データＲＡＭ１６と、データＲＡＭ１５
・１６に書き込まれたデータに基づき誤り訂正符号が出
力されるエンコーダ１７と、データＲＡＭ１５・１６に
対するデータの読みだし、書き込みのためのアドレスを
生成するアドレスジェネレータ１９と、バーストエラー
の影響を減らすためにデータの順番を変更するバッファ
ＲＡＭとから構成されている。
【００１６】図３、図４に上位ビット用データＲＡＭ１
５及び下位ビット用データＲＡＭ１６における信号の書
き込まれる場所をそれぞれ示す。
５及び下位ビット用データＲＡＭ１６における信号の書
き込まれる場所をそれぞれ示す。
【００１７】Ａ／Ｄ変換回路１・２からのディジタル信
号はＣＨ１の８ビット、ＣＨ２の８ビットの順番で出力
される。従って、そのうちの上位ビットだけ取り出さ
れ、図３に示すＤ1,1,Ｄ1,34, Ｄ1,2,Ｄ1,35, Ｄ1,3,Ｄ
1,36・・・の順番で、上位ビット用データＲＡＭ１５に
書き込まれる。下位ビットも同様にｄ1,1,ｄ1,34, ｄ1,
2,ｄ1,35, ｄ1,3,ｄ1,36・・・の順番で、下位ビット用
データＲＡＭ１６に書き込まれる。
号はＣＨ１の８ビット、ＣＨ２の８ビットの順番で出力
される。従って、そのうちの上位ビットだけ取り出さ
れ、図３に示すＤ1,1,Ｄ1,34, Ｄ1,2,Ｄ1,35, Ｄ1,3,Ｄ
1,36・・・の順番で、上位ビット用データＲＡＭ１５に
書き込まれる。下位ビットも同様にｄ1,1,ｄ1,34, ｄ1,
2,ｄ1,35, ｄ1,3,ｄ1,36・・・の順番で、下位ビット用
データＲＡＭ１６に書き込まれる。
【００１８】そして、データＲＡＭ１５・１６に書き込
まれたデータに基づき、エンコーダ１７から、上位ビッ
トには誤り訂正符号Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｐ',Ｑ',
Ｒ',Ｓ',Ｔ',Ｕ' が出力され、下位ビットにはｐ，ｑ，
ｐ',ｑ',が出力される。
まれたデータに基づき、エンコーダ１７から、上位ビッ
トには誤り訂正符号Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｐ',Ｑ',
Ｒ',Ｓ',Ｔ',Ｕ' が出力され、下位ビットにはｐ，ｑ，
ｐ',ｑ',が出力される。
【００１９】例えば、図３に示すデータでは、Ｄ1,1,Ｄ
2,66, Ｄ3,64, Ｄ4,62・・・Ｄ22,2 6,Ｄ23,24,Ｄ24,22
からＰ60，Ｑ58，Ｒ56，Ｓ54，Ｔ52，Ｕ50が生成され、
その関係は、生成多項式Ｇ（ｘ）をＧ（ｘ）＝（ｘ−
１)(ｘ−ａ)(ｘ−ａ2)（ｘ−ａ3)（ｘ−ａ4)（ｘ−ａ5)
とし、原始多項式ｇ（ｘ）をｇ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ
3 ＋ｘ2 ＋１とすると、 ａ7 ａ6 ａ5 ａ4 ａ3 ａ2 ａ1 ａ0 ａ ０ ０ ０ ０ ０ ０ １ ０ ａ2 ０ ０ ０ ０ ０ １ ０ ０ ａ3 ０ ０ ０ ０ １ ０ ０ ０ ａ4 ０ ０ ０ １ ０ ０ ０ ０ ａ5 ０ ０ １ ０ ０ ０ ０ ０ ａ6 ０ １ ０ ０ ０ ０ ０ ０ ａ7 １ ０ ０ ０ ０ ０ ０ ０ ａ8 ０ ０ ０ １ １ １ ０ １ ａ9 ０ ０ １ １ １ ０ １ ０ ａ10 ０ １ １ １ ０ １ ０ ０ ａ11 １ １ １ ０ １ ０ ０ ０ ａ12 １ １ ０ ０ １ １ ０ １ ａ13 １ ０ ０ ０ ０ １ １ １ ａ14 ０ ０ ０ １ ０ ０ １ １ ａ15 ０ ０ １ ０ ０ １ １ ０ ａ16 ０ １ ０ ０ １ １ ０ ０ として、
2,66, Ｄ3,64, Ｄ4,62・・・Ｄ22,2 6,Ｄ23,24,Ｄ24,22
からＰ60，Ｑ58，Ｒ56，Ｓ54，Ｔ52，Ｕ50が生成され、
その関係は、生成多項式Ｇ（ｘ）をＧ（ｘ）＝（ｘ−
１)(ｘ−ａ)(ｘ−ａ2)（ｘ−ａ3)（ｘ−ａ4)（ｘ−ａ5)
とし、原始多項式ｇ（ｘ）をｇ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ
3 ＋ｘ2 ＋１とすると、 ａ7 ａ6 ａ5 ａ4 ａ3 ａ2 ａ1 ａ0 ａ ０ ０ ０ ０ ０ ０ １ ０ ａ2 ０ ０ ０ ０ ０ １ ０ ０ ａ3 ０ ０ ０ ０ １ ０ ０ ０ ａ4 ０ ０ ０ １ ０ ０ ０ ０ ａ5 ０ ０ １ ０ ０ ０ ０ ０ ａ6 ０ １ ０ ０ ０ ０ ０ ０ ａ7 １ ０ ０ ０ ０ ０ ０ ０ ａ8 ０ ０ ０ １ １ １ ０ １ ａ9 ０ ０ １ １ １ ０ １ ０ ａ10 ０ １ １ １ ０ １ ０ ０ ａ11 １ １ １ ０ １ ０ ０ ０ ａ12 １ １ ０ ０ １ １ ０ １ ａ13 １ ０ ０ ０ ０ １ １ １ ａ14 ０ ０ ０ １ ０ ０ １ １ ａ15 ０ ０ １ ０ ０ １ １ ０ ａ16 ０ １ ０ ０ １ １ ０ ０ として、
【００２０】
【数１】
【００２１】により求まり、 Ｐ60＝Ｄ1,1 ＋Ｄ2,66＋Ｄ3,64＋Ｄ4,62＋‥‥＋Ｄ22,26 ＋Ｄ23,26 ＋Ｄ24,22 Ｑ58＝ａ23Ｄ1,1 ＋ａ22Ｄ2,66＋‥‥＋ａ2 Ｄ22,26 ＋ａＤ23,24 ＋Ｄ24,22 Ｒ56＝ａ46Ｄ1,1 ＋ａ44Ｄ2,66＋‥‥＋ａ4 Ｄ22,26 ＋ａ2 Ｄ23,24 ＋Ｄ24,22 Ｓ54＝ａ69Ｄ1,1 ＋ａ66Ｄ2,66＋‥‥＋ａ6 Ｄ22,26 ＋ａ3 Ｄ23,24 ＋Ｄ24,22 Ｔ52＝ａ92Ｄ1,1 ＋ａ88Ｄ2,66＋‥‥＋ａ8 Ｄ22,26 ＋ａ4 Ｄ23,24 ＋Ｄ24,22 Ｕ50＝ａ115 Ｄ1,1 ＋ａ110 Ｄ2,66＋‥‥＋ａ10Ｄ22,26 ＋ａ5 Ｄ23,24 ＋Ｄ24,22 となる。
【００２２】また、Ｐ’，Ｑ’，Ｒ’，Ｓ’，Ｔ’，
Ｕ’は
Ｕ’は
【００２３】
【数２】
【００２４】より求まり、 Ｐ'1＝Ｄ1,1 ＋Ｄ2,1 ＋Ｄ3,1 ＋‥‥＋Ｄ22,1＋Ｄ23,1＋Ｄ24,1 ＋Ｐ1 ＋Ｑ1 ＋Ｒ1 ＋Ｓ1 ＋Ｔ1 ＋Ｕ1 Ｑ'1＝ａ29Ｄ1,1 ＋ａ28Ｄ2,1 ＋ａ27Ｄ3,1 ＋‥‥＋ａ8 Ｄ22,1＋ａ7 Ｄ23,1 ＋ａ6 Ｄ24,1＋ａ5 Ｐ1 ＋ａ4 Ｑ1 ＋ａ3 Ｒ1 ＋ａ2 Ｓ1 ＋ａＴ1 ＋Ｕ1 Ｒ'1＝ａ58Ｄ1,1 ＋ａ56Ｄ2,1 ＋ａ54Ｄ3,1 ＋‥‥＋ａ16Ｄ22,1＋ａ14Ｄ23,1＋ ａ12Ｄ24,1＋ａ10Ｐ1 ＋ａ8 Ｑ1 ＋ａ6 Ｒ1 ＋ａ4 Ｓ1 ＋ａ2 Ｔ1 ＋Ｕ1 Ｓ'1＝ａ87Ｄ1,1 ＋ａ84Ｄ2,1 ＋ａ81Ｄ3,1 ＋‥‥＋ａ24Ｄ22,1＋ａ21Ｄ23,1＋ ａ18Ｄ24,1＋ａ15Ｐ1 ＋ａ12Ｑ1 ＋ａ9 Ｒ1 ＋ａ6 Ｓ1 ＋ａ3 Ｔ1 ＋Ｕ1 Ｔ'1＝ａ116 Ｄ1,1 ＋ａ112 Ｄ2,1 ＋ａ108 Ｄ3,1 ＋‥‥＋ａ32Ｄ22,1 ＋ａ28Ｄ23,1＋ａ24Ｄ24,1＋ａ20Ｐ1 ＋ａ16Ｑ1 ＋ａ12Ｒ1 ＋ａ8 Ｓ1 ＋ａ4 Ｔ1 ＋Ｕ1 Ｕ'1＝ａ145 Ｄ1,1 ＋ａ140 Ｄ2,1 ＋ａ135 Ｄ3,1 ＋‥‥＋ａ40Ｄ22,1 ＋ａ35Ｄ23,1＋ａ30Ｄ24,1＋ａ25Ｐ1 ＋ａ20Ｑ1 ＋ａ15Ｒ1 ＋ａ10Ｓ1 ＋ａ5 Ｔ1 ＋Ｕ1 となる。図４に示す下位ビットでも同じように、ｐ，
ｑ，ｐ',ｑ' が生成される。
ｑ，ｐ',ｑ' が生成される。
【００２５】そしてデータＲＡＭ１５からの読み出し
は、Ｄ1,1,Ｄ2,1,Ｄ3,1,Ｄ4,1,Ｄ22,1, Ｄ23,1,
Ｄ24,1, Ｐ1,Ｑ1,Ｒ1,Ｓ1,Ｔ1,Ｕ1,Ｐ'1, Ｑ'1, Ｒ'1,
Ｓ'1, Ｔ'1,Ｕ'1の順番で行なわれる。
は、Ｄ1,1,Ｄ2,1,Ｄ3,1,Ｄ4,1,Ｄ22,1, Ｄ23,1,
Ｄ24,1, Ｐ1,Ｑ1,Ｒ1,Ｓ1,Ｔ1,Ｕ1,Ｐ'1, Ｑ'1, Ｒ'1,
Ｓ'1, Ｔ'1,Ｕ'1の順番で行なわれる。
【００２６】このように出力されたデータは、図５
（ｂ）に示すように、下位ビットの信号と一緒にされ上
位ビットと下位ビットを１つのブロックとし、各ブロッ
クのアドレスと、そのアドレスが誤った際に元のデータ
に戻すＣＲＣＣ（巡回符号）とが付けられた後、前述の
変調回路４に入力される。
（ｂ）に示すように、下位ビットの信号と一緒にされ上
位ビットと下位ビットを１つのブロックとし、各ブロッ
クのアドレスと、そのアドレスが誤った際に元のデータ
に戻すＣＲＣＣ（巡回符号）とが付けられた後、前述の
変調回路４に入力される。
【００２７】従来の訂正出力は図５（ａ）に示すように
８ビット単位であるのに対し、本発明では上位ビット及
び下位ビットそれぞれが４ビット単位であるのでデータ
の数は同じになる。すなわち、従来に比べて記録帯域が
増加することなしに、上位ビットに対しては３重訂正ま
で行なえ、従来の２重訂正より訂正能力を上げることが
できる。
８ビット単位であるのに対し、本発明では上位ビット及
び下位ビットそれぞれが４ビット単位であるのでデータ
の数は同じになる。すなわち、従来に比べて記録帯域が
増加することなしに、上位ビットに対しては３重訂正ま
で行なえ、従来の２重訂正より訂正能力を上げることが
できる。
【００２８】ところで、本発明の構成によれば下位ビッ
トは、従来の２重訂正に対し、２重誤り検出、１重誤り
訂正しか行なえず訂正能力は落ちている。従って、誤り
訂正回路１０において２つ以上の誤りに対してはミュー
ティングを行なう。つまり、下位ビットのみすべて（０
０００）または（１１１１）とする。このとき、上位ビ
ット４ビットではダイナミックレンジは２４ｄＢあり、
下位ビットだけすべて（００００）または（１１１１）
としても、位相歪みの発生はわずかである。また、この
位相歪みは、従来の方法における上位ビットのデータを
含め、前値ホールドや平均値補間を行なうために発生し
た位相歪みに比べわずかであるので、ミューティングを
行なっても聴感上問題とならない。
トは、従来の２重訂正に対し、２重誤り検出、１重誤り
訂正しか行なえず訂正能力は落ちている。従って、誤り
訂正回路１０において２つ以上の誤りに対してはミュー
ティングを行なう。つまり、下位ビットのみすべて（０
０００）または（１１１１）とする。このとき、上位ビ
ット４ビットではダイナミックレンジは２４ｄＢあり、
下位ビットだけすべて（００００）または（１１１１）
としても、位相歪みの発生はわずかである。また、この
位相歪みは、従来の方法における上位ビットのデータを
含め、前値ホールドや平均値補間を行なうために発生し
た位相歪みに比べわずかであるので、ミューティングを
行なっても聴感上問題とならない。
【００２９】
【発明の効果】本発明の誤り訂正装置は、以上のよう
に、ディジタル信号をデータの上位ビットと下位ビット
とに分ける分割手段と、該上位ビット及び下位ビットに
それぞれ異なる誤り訂正符号を設ける誤り訂正符号付与
手段と、上記下位ビットに誤りが発生した時に、下位ビ
ットをミュートする誤り訂正回路とを含む構成である。
に、ディジタル信号をデータの上位ビットと下位ビット
とに分ける分割手段と、該上位ビット及び下位ビットに
それぞれ異なる誤り訂正符号を設ける誤り訂正符号付与
手段と、上記下位ビットに誤りが発生した時に、下位ビ
ットをミュートする誤り訂正回路とを含む構成である。
【００３０】それゆえ、従来の２重訂正符号と同じデー
タ数で、３重訂正符号を記録させることができる。その
結果、記録帯域を増やすことなく、ディジタル信号伝送
時の訂正能力を向上させることができるという効果を奏
する。
タ数で、３重訂正符号を記録させることができる。その
結果、記録帯域を増やすことなく、ディジタル信号伝送
時の訂正能力を向上させることができるという効果を奏
する。
【図１】本発明の誤り訂正回路を含むディジタルオーデ
ィオ記録・再生装置の構成を示すブロック図である。
ィオ記録・再生装置の構成を示すブロック図である。
【図２】図１の誤り訂正符号付加回路の構成を示すブロ
ック図である。
ック図である。
【図３】本発明の信号フォーマットを示す説明図であ
る。
る。
【図４】本発明の信号フォーマットを示す説明図であ
る。
る。
【図５】信号の記録フォーマットを示す説明図である。
【図６】従来の信号フォーマットを示す説明図である。
３ 誤り訂正符号付加回路（誤り訂正符号付与手段） １０ 誤り訂正回路 １４ Ｓ／Ｐ変換回路（分割手段） １５ 上位ビット用データＲＡＭ １６ 下位ビット用データＲＡＭ
Claims (1)
- 【請求項１】ディジタル信号の伝送の際に、ディジタル
信号における再生不可能な部分を正常なディジタル信号
に戻すための誤り訂正装置において、 ディジタル信号をデータの上位ビットと下位ビットとに
分ける分割手段と、該上位ビット及び下位ビットにそれ
ぞれ異なる誤り訂正符号を設ける誤り訂正符号付与手段
と、上記下位ビットに誤りが発生した時に、下位ビット
をミュートする誤り訂正回路とを含むことを特徴とする
誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163392A JPH05307838A (ja) | 1992-04-30 | 1992-04-30 | 誤り訂正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163392A JPH05307838A (ja) | 1992-04-30 | 1992-04-30 | 誤り訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307838A true JPH05307838A (ja) | 1993-11-19 |
Family
ID=14566263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163392A Pending JPH05307838A (ja) | 1992-04-30 | 1992-04-30 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307838A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6718275B2 (en) | 2001-03-19 | 2004-04-06 | Denso Corporation | Trimming circuit for a physical quantity sensor |
| JP2006340205A (ja) * | 2005-06-03 | 2006-12-14 | Sharp Corp | 誤り訂正装置 |
-
1992
- 1992-04-30 JP JP11163392A patent/JPH05307838A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6718275B2 (en) | 2001-03-19 | 2004-04-06 | Denso Corporation | Trimming circuit for a physical quantity sensor |
| JP2006340205A (ja) * | 2005-06-03 | 2006-12-14 | Sharp Corp | 誤り訂正装置 |
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