JPH05283518A - Manufacture of semiconductor device - Google Patents
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- JPH05283518A JPH05283518A JP8352392A JP8352392A JPH05283518A JP H05283518 A JPH05283518 A JP H05283518A JP 8352392 A JP8352392 A JP 8352392A JP 8352392 A JP8352392 A JP 8352392A JP H05283518 A JPH05283518 A JP H05283518A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】半導体装置の製造方法に係わり、
半導体基板上の各素子間を電気的に絶縁分離するため
に、素子間の領域に比較的厚い絶縁膜を埋め込む半導体
装置の製造方法に関するものである。[Field of Industrial Application] Involved in a method of manufacturing a semiconductor device,
The present invention relates to a method of manufacturing a semiconductor device in which a relatively thick insulating film is embedded in a region between elements in order to electrically insulate each element from each other on a semiconductor substrate.
【0002】[0002]
【従来の技術】半導体装置、特にMOS型半導体装置に
おいては、寄生チャンネルによる絶縁不良をなくし、か
つ寄生容量を小さくするために素子間のいわゆるフィ−
ルド領域に厚い酸化膜を形成することが行われている。
従来、このような酸化膜を用いた素子分離方法として
は、選択酸化法が良く知られている。これは、素子形成
領域を耐酸化性マスク、代表的にはシリコン窒化膜で覆
い、高温酸化を行ってフィ−ルド領域に選択的に厚い酸
化膜を形成するものである。しかしこのような選択酸化
法においては、上記酸化中、シリコン窒化膜の端部から
フィ−ルド酸化膜が鳥の嘴(以下、バ−ズビ−クとい
う)状に食い込むため素子形成領域の寸法誤差の原因と
なり、実質的な素子寸法を減少させるため、集積回路の
高集積性の妨げとなっていた。2. Description of the Related Art In a semiconductor device, particularly a MOS type semiconductor device, in order to eliminate insulation failure due to a parasitic channel and reduce the parasitic capacitance, a so-called field between elements is used.
A thick oxide film is formed in the field region.
Conventionally, a selective oxidation method is well known as an element isolation method using such an oxide film. This is to cover the element forming region with an oxidation resistant mask, typically a silicon nitride film, and perform high temperature oxidation to selectively form a thick oxide film in the field region. However, in such a selective oxidation method, the field oxide film bites like a bird's beak (hereinafter referred to as a bird's beak) from the end portion of the silicon nitride film during the above-described oxidation, so that a dimensional error in the element formation region is caused. As a result, the substantial device size is reduced, which hinders high integration of the integrated circuit.
【0003】これに対して、半導体基板に溝を堀り、こ
の溝を絶縁物で充填して分離領域を形成する溝充填分離
(トレンチ分離)がある。この溝充填分離は選択酸化法
と比較して高温処理を必要とせず、またバ−ズビ−クの
発生も存在しないなど、半導体素子製造上の様々な利点
を有している。この一例を図6〜図10を参照にし説明
する。On the other hand, there is trench filling separation (trench separation) in which a trench is formed in a semiconductor substrate and the trench is filled with an insulating material to form a separation region. Compared with the selective oxidation method, this groove filling separation does not require a high temperature treatment and does not generate a bird's beak. An example of this will be described with reference to FIGS.
【0004】まず図6に示すように、シリコン基板20
1上に、周知のリソグラフィ−技術を用いてマスク材2
02を所定のパタ−ンに形成する。上記マスク材202
は、素子分離領域の形成予定位置に溝を形成するための
もので、素子分離領域幅に対応した幅の窓部202a、
202bを有している。一方、半導体集積回路は能動素
子及び受動素子が一つの半導体基板上に集積されている
ので素子間の分離が的確になされていなければならな
い。窓部は、一般に素子分離領域の形成予定位置に溝部
203a、203bを形成するために作られる。形成素
子の少ない部分の素子間は余裕があるので幅の広い溝が
形成され、形成素子の多い部分、例えばメモリ−セル等
は素子間の余裕がないので幅の狭い溝が形成される。以
上の理由から、多種の幅の溝部が形成される。次に図7
に示すように、上記マスク材202を用いて所望の深さ
までシリコン基板201をエッチングしてシリコン基板
201に複数の溝、例えば幅の狭い溝203a及び幅の
広い溝203bを形成する。そして、上記マスク材20
2を除去する。次に図8に示すように、例えば、CVD
法によりシリコン酸化膜204を堆積させる。上記シリ
コン酸化膜204表面は、溝203a、203bのため
凹部が形成されている。幅の狭い溝203aでは凹部が
小さく、幅の広い溝203bでは凹部が大きい。次に図
9に示すように、上記凹部を埋め込み、かつ表面を平坦
にするために、上記シリコン酸化膜とエッチング速度が
等しくなるような膜例えばレジスト206を形成する。
幅の狭い溝203aでは凹部はほぼ消滅し平坦になる
が、幅の広い溝203bでは凹部が大きいためほとんど
平坦にならず、どうしても凹部が残存する。次に図10
に示すように、均一に表面を平坦化する作用を有するレ
ジスト206及びシリコン酸化膜204をエッチバック
し素子形成領域のシリコン基板201を露出させ、素子
分離領域を形成する。その後、素子形成領域に通常の方
法により所望の素子を形成する。この方法は、選択酸化
法に比べて実質上、バ−ズビ−クをゼロにできる優れた
素子分離方法である。First, as shown in FIG. 6, a silicon substrate 20 is used.
1 and mask material 2 using well-known lithographic techniques.
02 is formed into a predetermined pattern. The mask material 202
Is for forming a groove in a planned formation position of the element isolation region, and has a window portion 202a having a width corresponding to the element isolation region width,
It has 202b. On the other hand, in a semiconductor integrated circuit, active elements and passive elements are integrated on a single semiconductor substrate, so that the elements must be properly separated. The window portion is generally formed to form the groove portions 203a and 203b at the planned formation positions of the element isolation regions. A wide groove is formed because there is a margin between the elements having a small number of forming elements, and a narrow groove is formed because there is no margin between elements in a portion having a large number of forming elements, such as a memory cell. For the above reasons, groove portions of various widths are formed. Next in FIG.
As shown in FIG. 5, the mask material 202 is used to etch the silicon substrate 201 to a desired depth to form a plurality of grooves, for example, a narrow groove 203a and a wide groove 203b in the silicon substrate 201. Then, the mask material 20
Remove 2. Next, as shown in FIG. 8, for example, CVD
A silicon oxide film 204 is deposited by the method. On the surface of the silicon oxide film 204, recesses are formed because of the grooves 203a and 203b. The narrow groove 203a has a small recess, and the wide groove 203b has a large recess. Next, as shown in FIG. 9, in order to fill the recess and flatten the surface, a film such as a resist 206 having an etching rate equal to that of the silicon oxide film is formed.
In the narrow groove 203a, the concave portion almost disappears and becomes flat, but in the wide groove 203b, the concave portion is so large that it hardly becomes flat, and the concave portion inevitably remains. Next, FIG.
As shown in (3), the resist 206 and the silicon oxide film 204, which have the function of uniformly flattening the surface, are etched back to expose the silicon substrate 201 in the element formation region to form an element isolation region. Then, a desired element is formed in the element formation region by a usual method. This method is an excellent element isolation method that can substantially eliminate the bird's beak as compared with the selective oxidation method.
【0005】[0005]
【発明が解決しようとする課題】上記したように従来の
溝充填分離においては、選択酸化法にて生ずるバ−ズビ
−クの心配はないが、図9に示すように、平坦化作用の
あるレジスト206の特徴上、幅の狭い溝203aでは
凹部はほぼ消滅し平坦になるが、幅の広い溝203bで
は凹部が大きいためほとんど平坦にならず、どうしても
凹部が残存する。そのため、図10に示すように、素子
分離領域となる幅の狭い溝203aはシリコン酸化膜2
04で埋まるが幅の広い溝203bはシリコン酸化膜2
04で埋まらないまま、素子分離がなされる。一方、半
導体集積回路は、能動素子及び受動素子が一つの半導体
基板上に集積されているので素子間の分離が的確になさ
れていなければならない。溝が完全に埋まらなければ素
子間の分離が的確になされない。As described above, in the conventional groove filling separation, there is no fear of bird's beak generated by the selective oxidation method, but there is a flattening action as shown in FIG. Due to the characteristics of the resist 206, the recesses in the narrow groove 203a almost disappear and become flat, but in the wide groove 203b, the recesses are so large that they are hardly flat, and the recesses inevitably remain. Therefore, as shown in FIG. 10, the narrow trench 203a serving as the element isolation region is formed in the silicon oxide film 2
The trench 203b which is filled with 04 but has a wide width is formed by the silicon oxide film 2
Element isolation is performed without being filled with 04. On the other hand, in the semiconductor integrated circuit, the active element and the passive element are integrated on one semiconductor substrate, so that the elements must be properly separated. If the groove is not completely filled, the elements cannot be properly separated.
【0006】そこで、図9に示すように、平坦化作用の
あるレジスト206を塗布した後、図11に示すよう
に、更に幅の広い溝203b部分上に残存するようにレ
ジスト206をパタ−ニングする。その後、レジスト2
06及びシリコン酸化膜204をエッチバックする。こ
のようにしてエッチバックすれば、ほぼ完全に溝203
a、203bを埋めることができるが、レジスト206
をパタ−ニングするという工程が増えるという問題があ
る。Therefore, as shown in FIG. 9, after applying a resist 206 having a flattening action, as shown in FIG. 11, the resist 206 is patterned so as to remain on the wider groove 203b. To do. Then resist 2
06 and the silicon oxide film 204 are etched back. By etching back in this manner, the groove 203 is almost completely removed.
a, 203b can be filled, but resist 206
There is a problem that the number of steps for patterning is increased.
【0007】そこで、この発明は、上記欠点を除去し、
素子分離領域となる多種の幅の溝部にシリコン酸化膜を
完全に埋め込み、素子特性が劣化しない高信頼性の半導
体装置の製造方法を提供するものである。Therefore, the present invention eliminates the above drawbacks,
Provided is a method for manufacturing a highly reliable semiconductor device in which a silicon oxide film is completely embedded in a groove portion of various widths which becomes an element isolation region, and element characteristics are not deteriorated.
【0008】[0008]
【課題を解決するための手段】上記目的を達成するため
に、この発明では、シリコン基板主面上に、所定のパタ
−ンを有する耐酸化性被膜を形成する工程と、前記耐酸
化性被膜をマスクとし前記シリコン基板を選択的に除去
し所定の溝を形成する工程と、前記耐酸化性被膜をマス
クとし前記溝のシリコン基板表面を酸化し第一のシリコ
ン酸化膜を形成する工程と、前記耐酸化性被膜を除去し
た後、前記シリコン基板上に第二のシリコン酸化膜を形
成する工程と、前記シリコン酸化膜をエッチバックして
前記溝間のシリコン基板表面を露出させる工程とを具備
することを特徴としている。In order to achieve the above object, according to the present invention, a step of forming an oxidation resistant coating having a predetermined pattern on the main surface of a silicon substrate, and the oxidation resistant coating. A step of selectively removing the silicon substrate by using the mask as a mask to form a predetermined groove; and a step of oxidizing the silicon substrate surface of the groove by using the oxidation resistant coating as a mask to form a first silicon oxide film, After removing the oxidation resistant film, a step of forming a second silicon oxide film on the silicon substrate, and a step of etching back the silicon oxide film to expose a surface of the silicon substrate between the grooves. It is characterized by doing.
【0009】[0009]
【作用】上記のような発明において、耐酸化性被膜をマ
スクとしシリコン基板を酸化し第一のシリコン酸化膜を
形成する際、図3に示すように、幅の狭い溝103aに
は、第一のシリコン酸化膜103は薄く成長し凹部が残
存する。また、幅の広い溝103bには、第一のシリコ
ン酸化膜103は厚く成長し凹部をほぼ埋める。その後
更に、シリコン基板全面に第二のシリコン酸化膜104
を堆積させ、幅の狭い溝103a内の上記凹部を埋め込
み、表面を平坦しシリコン基板をエッチバックするので
シリコン基板の素子分離領域となる多種の幅のフィ−ル
ド領域にシリコン酸化膜を完全に埋め込むことができ
る。In the above-described invention, when the silicon substrate is oxidized by using the oxidation resistant film as a mask to form the first silicon oxide film, as shown in FIG. The silicon oxide film 103 is grown thin and the recess remains. In the wide groove 103b, the first silicon oxide film 103 grows thick and almost fills the recess. After that, the second silicon oxide film 104 is further formed on the entire surface of the silicon substrate.
Are deposited to fill the recesses in the narrow groove 103a, flatten the surface, and etch back the silicon substrate. Can be embedded.
【0010】[0010]
【実施例】本発明の実施例を図1〜図5を参照にし、詳
細に説明する。Embodiments of the present invention will be described in detail with reference to FIGS.
【0011】まず図1に示すように、シリコン基板10
1上に薄い例えば約1000〜2000オングストロ−
ム程度の厚さのシリコン窒化膜102を形成する。更
に、周知のリソグラフィ−技術を用いて耐酸化性被膜、
例えばシリコン窒化膜102を所定のパタ−ンに形成す
る。上記シリコン窒化膜102は、素子分離領域の形成
予定位置に溝を形成するためのもので、素子分離領域幅
に対応した幅の窓部102a、102bを有している。
次に図2に示すように、上記シリコン窒化膜102を用
いて所望の深さまでシリコン基板101をエッチング、
例えばスパッタエッチングして複数の溝、例えば幅の狭
い溝103a及び幅の広い溝103bを形成する。具体
的には、一面のシリコン窒化膜102を形成した後、溝
103a、103bをきるためにレジストをマスクとし
てシリコン窒化膜102及びシリコン基板101を反応
性スパッタエッチングする。例えば、CF4 ガスを用
い、ガス圧5×10-5torr、RF入力0.5W/c
m2 の条件でエッチングを行う。反応性粒子が試料界面
に垂直に衝突し、スパッタリングと化学反応とによりエ
ッチングが進行するため、サイドエッチングがなくエッ
チング壁面の傾斜角はほとんどなく溝はほぼ垂直とな
る。次に図3に示すように、例えば、1atm、100
0℃で5時間、酸素及び水蒸気雰囲気中で、シリコン基
板を酸化させる。一方、図12は、縦軸は、第一の酸化
膜(フィ−ルド酸化膜)の膜厚を示し、横軸は、パタ−
ン化されたシリコン窒化膜間の幅を示した図である。こ
れによると、シリコン窒化膜間の幅が大きいほど、即ち
幅の広い溝ほど第一の酸化膜の膜厚は大きく、シリコン
窒化膜間の幅が小さいほど、即ち幅の狭い溝ほど第一の
酸化膜の膜厚は小さい。これより、幅の広い溝では幅の
狭い溝に比べ、縦方向への酸化剤の拡散が活発であるこ
とがわかる。以上より、図3において、幅の狭い溝10
3aには、第一のシリコン酸化膜103は薄く成長し凹
部が残存する。また、幅の広い溝103bには、第一の
シリコン酸化膜103は厚く成長し凹部をほぼ埋める。
次に図4に示すように、シリコン基板101上のシリコ
ン窒化膜102を剥離除去し、更に、CVD法によりシ
リコン基板101全面に第二のシリコン酸化膜104を
堆積させ、上記幅の狭い溝103aの凹部を埋め込み、
表面を平坦にする。次に図5に示すように、上記第一、
第二のシリコン酸化膜103、104をエッチバックし
素子形成領域のシリコン基板101を露出させ、素子分
離領域を形成する。その後、素子形成領域に通常の方法
により所望の素子を形成する。First, as shown in FIG. 1, a silicon substrate 10 is used.
1 thin, for example, about 1000 to 2000 angstroms
A silicon nitride film 102 having a thickness of about 100 μm is formed. Furthermore, an oxidation resistant coating is formed using a well-known lithographic technique,
For example, the silicon nitride film 102 is formed in a predetermined pattern. The silicon nitride film 102 is for forming a groove at a position where an element isolation region is to be formed, and has windows 102a and 102b having a width corresponding to the element isolation region width.
Next, as shown in FIG. 2, the silicon nitride film 102 is used to etch the silicon substrate 101 to a desired depth,
For example, sputter etching is performed to form a plurality of grooves, for example, a narrow groove 103a and a wide groove 103b. Specifically, after forming the silicon nitride film 102 on one surface, the silicon nitride film 102 and the silicon substrate 101 are subjected to reactive sputter etching using the resist as a mask to cut the grooves 103a and 103b. For example, using CF 4 gas, gas pressure 5 × 10 −5 torr, RF input 0.5 W / c
m 2 Etching is performed under the conditions of. Since the reactive particles collide perpendicularly with the sample interface and the etching proceeds due to the sputtering and the chemical reaction, there is no side etching and there is almost no inclination angle of the etching wall surface, and the groove is almost vertical. Next, as shown in FIG. 3, for example, 1 atm, 100
The silicon substrate is oxidized in oxygen and water vapor atmosphere at 0 ° C. for 5 hours. On the other hand, in FIG. 12, the vertical axis represents the film thickness of the first oxide film (field oxide film), and the horizontal axis represents the pattern.
It is a figure showing the width between the silicon nitride films turned into silicon. According to this, the larger the width between the silicon nitride films, that is, the wider the groove, the larger the film thickness of the first oxide film, and the smaller the width between the silicon nitride films, that is, the narrower the groove, the first The oxide film has a small thickness. From this, it is understood that the diffusion of the oxidant in the vertical direction is more active in the wide groove than in the narrow groove. From the above, in FIG. 3, the narrow groove 10 is formed.
At 3a, the first silicon oxide film 103 grows thin and a recess remains. In the wide groove 103b, the first silicon oxide film 103 grows thick and almost fills the recess.
Next, as shown in FIG. 4, the silicon nitride film 102 on the silicon substrate 101 is peeled and removed, and a second silicon oxide film 104 is further deposited on the entire surface of the silicon substrate 101 by the CVD method to form the narrow groove 103a. Fill the recess of
Make the surface flat. Next, as shown in FIG.
The second silicon oxide films 103 and 104 are etched back to expose the silicon substrate 101 in the element formation region to form an element isolation region. Then, a desired element is formed in the element formation region by a usual method.
【0012】以上のように、この実施例においては、耐
酸化性被膜は直接シリコン窒化膜を形成したが、シリコ
ン基板とこのシリコン窒化膜の間に薄いシリコン酸化膜
を介在させても良い。また、更に厳しく平坦化が要求さ
れる場合には、シリコン酸化膜上にレジストを塗布して
エッチバックすると良い。As described above, in this embodiment, the silicon nitride film is directly formed as the oxidation resistant film, but a thin silicon oxide film may be interposed between the silicon substrate and this silicon nitride film. If stricter planarization is required, a resist may be applied on the silicon oxide film and then etched back.
【0013】[0013]
【発明の効果】以上説明したように、この発明によれ
ば、シリコン基板の素子分離領域となる多種の幅の溝に
シリコン酸化膜を完全に埋め込むことができる。そのた
め、素子特性が劣化しない高信頼性の半導体装置を製造
することができる。As described above, according to the present invention, the silicon oxide film can be completely filled in the trenches of various widths which become the element isolation regions of the silicon substrate. Therefore, it is possible to manufacture a highly reliable semiconductor device in which element characteristics are not deteriorated.
【図1】本発明の実施例に係る半導体装置の製造工程を
示す図である。FIG. 1 is a diagram showing a manufacturing process of a semiconductor device according to an embodiment of the invention.
【図2】本発明の実施例に係る半導体装置の製造工程を
示す図である。FIG. 2 is a diagram showing a manufacturing process of the semiconductor device according to the embodiment of the invention.
【図3】本発明の実施例に係る半導体装置の製造工程を
示す図である。FIG. 3 is a diagram showing a manufacturing process of the semiconductor device according to the embodiment of the invention.
【図4】本発明の実施例に係る半導体装置の製造工程を
示す図である。FIG. 4 is a diagram showing a manufacturing process of the semiconductor device according to the embodiment of the invention.
【図5】本発明の実施例に係る半導体装置の製造工程を
示す図である。FIG. 5 is a diagram showing a manufacturing process of the semiconductor device according to the embodiment of the invention.
【図6】従来に係る半導体装置の製造工程を示す図であ
る。FIG. 6 is a diagram showing a manufacturing process of a conventional semiconductor device.
【図7】従来に係る半導体装置の製造工程を示す図であ
る。FIG. 7 is a diagram showing a manufacturing process of a conventional semiconductor device.
【図8】従来に係る半導体装置の製造工程を示す図であ
る。FIG. 8 is a diagram showing a manufacturing process of a conventional semiconductor device.
【図9】従来に係る半導体装置の製造工程を示す図であ
る。FIG. 9 is a diagram showing a manufacturing process of a conventional semiconductor device.
【図10】従来に係る半導体装置の製造工程を示す図で
ある。FIG. 10 is a diagram showing a manufacturing process of a conventional semiconductor device.
【図11】従来に係る半導体装置の製造工程を示す図で
ある。FIG. 11 is a diagram showing a manufacturing process of a conventional semiconductor device.
【図12】第一の酸化膜(フィ−ルド酸化膜)の膜厚と
パタ−ン化されたシリコン窒化膜間の幅との関係を示し
たグラフである。FIG. 12 is a graph showing the relationship between the film thickness of the first oxide film (field oxide film) and the width between the patterned silicon nitride films.
101、201 シリコン基板 102 シリコン窒化膜(耐酸化性被膜) 202 マスク材 102a、202a 幅の狭い窓部 102b、202b 幅の広い窓部 103 第一のシリコン酸化膜 103a、203a 幅の狭い溝 103b、203b 幅の広い溝 203
シリコン酸化膜 104 第二のシリコン酸化膜 204 シリコン酸化膜 206 レジスト101, 201 Silicon substrate 102 Silicon nitride film (oxidation-resistant film) 202 Mask material 102a, 202a Narrow window portion 102b, 202b Wide window portion 103 First silicon oxide film 103a, 203a Narrow groove 103b, 203b wide groove 203
Silicon oxide film 104 Second silicon oxide film 204 Silicon oxide film 206 Resist
Claims (1)
を有する耐酸化性被膜を形成する工程と、 前記耐酸化性被膜をマスクとし前記シリコン基板を選択
的に除去し所定の溝を形成する工程と、 前記耐酸化性被膜をマスクとし前記溝のシリコン基板表
面を酸化し第一のシリコン酸化膜を形成する工程と、 前記耐酸化性被膜を除去した後、前記シリコン基板上に
第二のシリコン酸化膜を形成する工程と、 前記シリコン酸化膜をエッチバックして前記溝間のシリ
コン基板表面を露出させる工程とを具備することを特徴
とする半導体装置の製造方法。1. A step of forming an oxidation resistant film having a predetermined pattern on a main surface of a silicon substrate; and a step of forming a predetermined groove by selectively removing the silicon substrate using the oxidation resistant film as a mask. A step of forming, a step of oxidizing the silicon substrate surface of the groove using the oxidation resistant film as a mask to form a first silicon oxide film, and a step of removing the oxidation resistant film and then forming a first silicon oxide film on the silicon substrate. A method of manufacturing a semiconductor device, comprising: a step of forming a second silicon oxide film; and a step of etching back the silicon oxide film to expose a surface of the silicon substrate between the trenches.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8352392A JPH05283518A (en) | 1992-04-06 | 1992-04-06 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8352392A JPH05283518A (en) | 1992-04-06 | 1992-04-06 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05283518A true JPH05283518A (en) | 1993-10-29 |
Family
ID=13804846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8352392A Pending JPH05283518A (en) | 1992-04-06 | 1992-04-06 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05283518A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005532698A (en) * | 2002-07-11 | 2005-10-27 | インターナショナル レクティファイアー コーポレイション | Trench type Schottky barrier diode |
JP2006339446A (en) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | Semiconductor device and its manufacturing method |
US8143655B2 (en) | 2002-07-11 | 2012-03-27 | International Rectifier Corporation | Trench schottky barrier diode with differential oxide thickness |
-
1992
- 1992-04-06 JP JP8352392A patent/JPH05283518A/en active Pending
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