JPH05284024A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 高精度のアナログ処理を行わせつつ、効率良
く低消費電力化を図る。 【構成】 アナログレンジを決定するＡ／Ｄ、Ｄ／Ａコ
ンバータブロック３０に対しては、第１の電源電圧ＶＤ
Ｄ１を使用し、そのブロック３０を制御するＡ／Ｄ、Ｄ
／Ａ制御ロジック回路４０やアナログレンジに直接関与
しないディジタル回路等の他のロジック回路６０に対し
ては、第２の電源電圧ＶＤＤ２を使用する。そして、Ｖ
ＤＤ２をＶＤＤ１より低下させることを可能とするた
め、ＶＤＤ２で動作する回路４０の信号を、ＶＤＤ１で
動作するブロック３０へ伝送するとき、レベルシフト回
路５０を経由して伝送する。これにより、ブロック３０
では広いレンジで使用でき、回路４０，６０を低いＶＤ
Ｄ２で動作させて低消費電力化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ／ディジタル
コンバータ（以下、Ａ／Ｄコンバータという）、ディジ
タル／アナログコンバータ（以下、Ｄ／Ａコンバータと
いう）等のアナログ回路を有する半導体集積回路（以
下、ＩＣという）に関するものである。

【０００２】

【従来の技術】図３は、従来のＡ／Ｄコンバータ及びＤ
／Ａコンバータを有するモノリシックＩＣの一構成例を
示すブロック図である。このモノリシックＩＣは、電源
電圧ＶＤＤを印加する電源端子１、接地電位ＧＮＤを印
加するグランド端子２、高電位側基準電圧ＶＲＥＦ＋が
印加される基準電圧端子３、低電位側基準電圧ＶＲＥＦ
−が印加される基準電圧端子４、アナログ信号ＡＩＮを
入力する入力端子５、アナログ信号ＡＯＵＴを出力する
出力端子６、及び複数のインタフェース端子７を有して
いる。また、Ａ／Ｄ、Ｄ／Ａコンバータブロック１１、
Ａ／Ｄ、Ｄ／Ａ制御ロジック回路１２、及び他のロジッ
ク回路１３が設けられている。

【０００３】Ａ／Ｄ、Ｄ／Ａコンバータブロック１１
は、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ等といったア
ナログ回路を全て含み、それには基準電圧端子３，４が
接続されている。Ａ／Ｄ、Ｄ／Ａコンバータブロック１
１は、例えばＡ／Ｄコンバータで構成されるときには、
入力端子５が接続され、Ｄ／Ａコンバータで構成される
ときには、出力端子６が接続される。また、このＡ／
Ｄ、Ｄ／Ａコンバータブロック１１には、その中のコン
パレータやアナログスイッチ等の電源として、電源端子
１及びグランド端子２が接続されている。Ａ／Ｄ、Ｄ／
Ａ制御ロジック回路１２は、Ａ／Ｄ、Ｄ／Ａコンバータ
ブロック１１内のコンパレータやアナログスイッチ等を
制御するための回路であり、電源端子１及びグランド端
子２に接続され、該電源端子１に印加される電源電圧Ｖ
ＤＤによって動作する。他のロジック回路１３は、Ａ／
Ｄコンバータのときにはその変換結果のディジタル出
力、Ｄ／Ａコンバータのときにはそのディジタルソース
を入力する等のインタフェースロジック等を含む回路で
あり、それには電源端子１、グランド端子２、及び複数
のインタフェース端子７が接続されている。

【０００４】この種のモノリシックＩＣでは、内部の回
路が共通の電源端子１及びグランド端子２に接続され、
該電源端子１に印加される電源電圧ＶＤＤによってＡ／
Ｄ、Ｄ／Ａコンバータブロック１１、Ａ／Ｄ、Ｄ／Ａ制
御ロジック回路１２、及び他のロジック回路１３が動作
する。例えば、アナログ信号ＡＩＮが入力端子５に入力
されると、そのアナログ信号ＡＩＮがＡ／Ｄ、Ｄ／Ａコ
ンバータブロック１１でディジタル信号に変換された
後、その変換結果がＡ／Ｄ、Ｄ／Ａ制御ロジック回路１
２へ送られる。Ａ／Ｄ、Ｄ／Ａ制御ロジック回路１２で
は、Ａ／Ｄ、Ｄ／Ａコンバータブロック１１に対してＡ
／Ｄ変換動作を制御すると共に、該Ａ／Ｄ、Ｄ／Ａコン
バータブロック１１から受け取ったディジタル信号を他
のロジック回路１３へ送る。すると、他のロジック回路
１３が所定のディジタル処理を行う。

【０００５】

【発明が解決しようとする課題】しかしながら、上記構
成の装置では、低消費電力化等が困難という問題があっ
た。近年、システムの消費電力制限、微細ＩＣプロセス
のホットキャリア対策等で、ＩＣの低電圧化が急速に進
んでいるが、アナログ信号を扱うＡ／Ｄ、Ｄ／Ａコンバ
ータ分野では、基準電圧範囲（アナログ・レンジ）が狭
くなることにより、精度の確保が極めて困難になるとい
う欠点がある。

【０００６】例えば、従来デバイスのように、電源電圧
ＶＤＤ＝５ＶのＡ／Ｄ、Ｄ／Ａコンバータで、高電位側
基準電圧ＶＲＥＦ＋＝５Ｖ、低電位側基準電圧ＶＲＥＦ
−＝０Ｖのとき、１０ビットのＡ／Ｄ変換を考えると、
最少分解能は５Ｖ／２¹⁰≒４．８８ｍＶとなる。ところ
が、ＶＤＤ＝３Ｖに低下させると、ＶＤＤ≧ＶＲＥＦ＋
の条件から、高電位側基準電圧ＶＲＥＦ＋は３Ｖにせざ
るをえなくなり、３Ｖ／２¹⁰≒２．９３ｍＶと、１ＬＳ
Ｂ（最下位ビット）が小さくなり、従来レベルと比べる
と、精度確保が困難になってくる。特に、数ｍＶのノイ
ズでも、レンジが狭くなった分、信号対ノイズ比（Ｓ／
Ｎ）も悪くなり、また電源低下によってコンパレータの
応答速度も低下し、高分解能、高速のＡ／Ｄ、Ｄ／Ａコ
ンバータを内蔵したＩＣを開発するときに問題になって
いた。

【０００７】この対策として、Ａ／Ｄ、Ｄ／Ａコンバー
タを含むモノリシックＩＣのみを、従来通りＶＤＤ＝５
Ｖで使用し、アナログ入力／出力は０〜５Ｖで使用、他
のデバイスは３Ｖに低下して使用していた。従って、直
結が困難、つまりデバイス間インタフェースが困難で、
トランジスタによるオープン・コレクタインタフェース
等を用いなければならず、回路構成が複雑であった。本
発明は、前記従来技術が持っていた課題として、低消費
電力化のために低電圧化を図ると、Ａ／Ｄ、Ｄ／Ａコン
バータ等のアナログ回路の精度確保が困難になること、
Ａ／Ｄ、Ｄ／Ａコンバータ等のアナログ回路を含むＩＣ
を他のＩＣと異なる電源で動作させると、インタフェー
スが困難になるという点について解決した半導体集積回
路を提供するものである。

【０００８】

【課題を解決するための手段】本発明は、前記課題を解
決するために、アナログ信号処理を行うアナログ回路を
含むＩＣにおいて、アナログ入力レンジまたはアナログ
出力レンジを決定する第１の回路ブロックとそれ以外の
第２の回路ブロックのうち、第１の電源電圧で該第１の
回路ブロックを駆動し、該第１の電源電圧に対してそれ
と同一レベルまたは低レベルの第２の電源電圧で該第２
の回路ブロックを駆動する構成にすると共に、前記第２
の回路ブロックの信号をレベル変換して前記第１の回路
ブロックへ伝送するレベルシフト回路を設けている。

【０００９】

【作用】本発明によれば、以上のようにアナログ回路を
含むＩＣを構成したので、アナログ入力レンジまたはア
ナログ出力レンジに関与するアナログ回路からなる第１
の回路ブロックは第１の電源電圧で動作し、アナログ回
路を制御し、アナログレンジに直接関与しないディジタ
ル回路等の第２の回路ブロックについては第２の電源電
圧で駆動する。そして、低消費電力化を図るために第２
の電源電圧を第１の電源電圧よりも低下させる場合、第
２の電源電圧で動作する第２の回路ブロックの信号を、
第１の電源電圧で動作する第１の回路ブロックへ伝送す
るとき、レベルシフト回路を経由して伝送される。これ
により、第１の回路ブロックで高精度なアナログ処理を
行わせ、第２の回路ブロックではその低消費電力化が図
れる。従って、前記課題を解決できるのである。

【００１０】

【実施例】第１の実施例 図１は、Ａ／Ｄ、Ｄ／Ａコンバータを含むモノリシック
ＩＣの構成ブロック図である。このモノリシックＩＣ
は、第１の電源電圧ＶＤＤ１を印加する電源端子２１、
第２の電源電圧ＶＤＤ２を印加する電源端子２２、接地
電位ＧＮＤを印加するグランド端子２３、高電位側基準
電圧ＶＲＥＦ＋を入力する基準電圧端子２４、低電位側
基準電圧ＶＲＥＦ−を入力する基準電圧端子２５、アナ
ログ信号ＡＩＮを入力する入力端子２６、アナログ信号
ＡＯＵＴを出力する出力端子２７、及び複数のインタフ
ェース端子２８を有している。電源端子２１、グランド
端子２３、基準電圧端子２４，２５、入力端子２６、及
び出力端子２７には、Ａ／Ｄ、Ｄ／Ａコンバータブロッ
ク３０が接続され、そのブロック３０にはＡ／Ｄ、Ｄ／
Ａ制御ロジック回路４０及びレベルシフト回路５０が接
続されている。Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０及
びレベルシフト回路５０には、グランド端子２３が接続
され、さらにそのＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０
には電源端子２２が接続されると共に、レベルシフト回
路５０に電源端子２１が接続されている。Ａ／Ｄ、Ｄ／
Ａ制御ロジック回路４０には、他のロジック回路６０が
接続され、そのロジック回路６０に電源端子２２、グラ
ンド端子２３、及びインタフェース端子２８が接続され
ている。

【００１１】Ａ／Ｄ、Ｄ／Ａコンバータブロック３０
は、入力端子２６から入力されるアナログ信号ＡＩＮを
ディジタル信号に変換するＡ／Ｄコンバータや、ディジ
タル信号をアナログ信号ＡＯＵＴに変換して出力端子２
７へ出力するＤ／Ａコンバータ等で構成され、コンパレ
ータによる比較結果等の制御信号をＡ／Ｄ、Ｄ／Ａ制御
ロジック回路４０へ出力すると共に、レベルシフト回路
５０からの制御信号によって変換動作等が制御される回
路である。Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０は、Ａ
／Ｄ、Ｄ／Ａコンバータブロック３０からの制御信号に
基づき、該ブロック３０を制御するための制御信号をレ
ベルシフト回路５０へ与える回路である。レベルシフト
回路５０は、Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０から
の制御信号のレベルシフトを行ってＡ／Ｄ、Ｄ／Ａコン
バータブロック３０へ与える回路である。他のロジック
回路６０は、シリアル通信回路やマイクロコンピュータ
・インタフェース回路等で構成され、Ａ／Ｄ、Ｄ／Ａ制
御ロジック回路４０に対して送受信を行ったり、インタ
フェース端子２８を介して外部との送受信を行う等の機
能を有している。

【００１２】このようなブロック分離構成を、１チップ
のモノリシックＩＣ内で実施することにより、Ａ／Ｄ、
Ｄ／Ａコンバータブロック３０に使用される第１の電源
電圧ＶＤＤ１を高電位（例えば、５Ｖ）に、その他のＡ
／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他のロジック回
路６０に使用される第２の電源電圧ＶＤＤ２を低電位
（例えば、３Ｖ）に設定してＩＣを動作させることが可
能となる。例えば、アナログ信号ＡＩＮを入力端子２６
に入力すると、該アナログ信号ＡＩＮがＡ／Ｄ、Ｄ／Ａ
コンバータブロック３０内のコンパレータで比較されて
ディジタル信号に変換され、その比較結果が制御信号と
してＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０へ送られる。
Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０では、Ａ／Ｄ、Ｄ
／Ａコンバータブロック３０からの制御信号に基づき、
該ブロック３０を制御するための制御信号をレベルシフ
ト回路５０へ送る。この制御信号は、低電圧側から高電
圧側への伝送になるため、レベルシフト回路５０におい
て、高電位側の第１の電源電圧ＶＤＤ１を使ってレベル
シフトを行った後に、Ａ／Ｄ、Ｄ／Ａコンバータブロッ
ク３０へ送られる。

【００１３】このレベルシフト回路５０からの制御信号
により、Ａ／Ｄ、Ｄ／Ａコンバータブロック３０の変換
動作等が制御される。Ａ／Ｄ、Ｄ／Ａコンバータブロッ
ク３０からＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０へ送ら
れた制御信号は、他のロジック回路６０へ送られ、その
ロジック回路６０でディジタル処理が行われる。これら
のＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他のロジッ
ク回路６０は、低電位の第２の電源電圧ＶＤＤ２で動作
させることが可能となるため、ＩＣの低消費電力化を容
易に実現できる。

【００１４】以上のように、この第１の実施例では、次
のような利点を有する。 （ａ） Ａ／Ｄ、Ｄ／Ａコンバータ等のアナログ信号を
扱うＡ／Ｄ、Ｄ／Ａコンバータブロック３０には第１の
電源電圧ＶＤＤ１を使用し、その他のＡ／Ｄ、Ｄ／Ａ制
御ロジック回路４０及び他のロジック回路６０に対して
は第２の電源電圧ＶＤＤ２を使用し、ＶＤＤ１＞ＶＤＤ
２という電位関係においても動作可能な構成になってい
る。そのため、アナログレンジ（入力もしくは出力）を
従来通り確保した上で、ディジタル処理を行うＡ／Ｄ、
Ｄ／Ａ制御ロジック回路４０及び他のロジック回路６０
を低電圧駆動によって低消費電力化を図ることが可能と
なる。従って、半導体プロセスの進歩による微細化によ
り、問題となっていたホットキャリア蓄積による閾値電
圧Ｖ_T の変動を防止したり、システムの低消費電力化を
実現するための低電圧駆動システムを設計する場合、本
実施例のアナログ回路内蔵のＩＣを適用することによ
り、的確に低電圧化を実現でき、かつアナログ精度の確
保も容易となる。

【００１５】（ｂ） 特に、Ａ／Ｄ、Ｄ／Ａコンバータ
を含む１チップマイクロコンピュータ等においては、デ
ィジタルロジック処理を行うＡ／Ｄ、Ｄ／Ａ制御ロジッ
ク回路４０及び他のロジック回路６０の消費電力が非常
に大きく、本実施例を適用すると、その効果が極めて大
きい。また、単品のＡ／Ｄ、Ｄ／ＡコンバータＩＣに本
実施例を適用した場合でも、今後多く発表されるであろ
う低電圧駆動の汎用マイクロプロセッサ等とのインタフ
ェースを考えるときも、特別にレベルシフトＩＣを介す
る必要がなく、直接インタフェース可能である。しか
も、アナログ信号は、従来通りの広いレンジで扱うこと
ができ、精度面での問題も発生しないという利点があ
る。

【００１６】（ｃ） 従来デバイスで、アナログ系電源
電圧ＶＤＤＡとディジタル系電源電圧ＶＤＤＤとを分離
しているＩＣもあるが、これはノイズ等の影響を防止す
るために分離されているものであり、本実施例のブロッ
ク分離構成と異なる。従来の単に分離しているＩＣの場
合で、本実施例と同様に、両電源電圧間に電位差をつけ
ると、定常的に基板経由で電流が流れたり、ディジタル
側から高電位のアナログ側へ正常に信号伝達ができない
という不具合があり、実現が不可能である。これに対
し、本実施例のようなブロック分離構成を採用すること
により、前記のような不具合が生じることなく、効率よ
く低消費電力化が図れると共に、従来と同様に高精度な
アナログ処理が可能となる。

【００１７】第２の実施例 図２は、第１の実施例を示す図１をＡ／Ｄコンバータを
含むモノリシックＩＣに適用した場合の具体例を示す回
路図であり、図１中の要素と共通の要素には共通の符号
が付されている。図２は、Ａ／Ｄ、Ｄ／Ａコンバータブ
ロック３０を抵抗ラダー型逐次比較Ａ／Ｄコンバータで
構成し、そのＡ／Ｄコンバータを電源電圧ＶＤＤ１系で
設計し、Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他の
ロジック回路６０を電源電圧ＶＤＤ２系で設計した構成
例である。また、Ａ／Ｄ、Ｄ／Ａコンバータブロック３
０とＡ／Ｄ、Ｄ／Ａ制御ロジック回路４０との間の制御
信号として、例えば１本分の制御信号の結線例が示され
ている。

【００１８】Ａ／Ｄ、Ｄ／Ａコンバータブロック３０
は、両端が基準電圧端子２４，２５に接続された基準電
圧発生用の抵抗ラダー３１を有し、その出力側には、基
準電圧選択用のアナログスイッチツリーからなるスイッ
チマトリクス回路３２が接続されている。スイッチマト
リクス回路３２の出力側と入力端子２６とが、コンパレ
ータ３３の入力側に接続されている。コンパレータ３３
は、スイッチマトリクス回路３２から出力される基準電
圧と、入力端子２６から入力されるアナログ信号ＡＩＮ
とを比較し、それに応じた制御信号Ｓ３３をＡ／Ｄ、Ｄ
／Ａ制御ロジック回路４０へ出力する回路である。スイ
ッチマトリクス回路３２及びコンパレータ３３は、第１
の電源電圧ＶＤＤ１印加用の電源端子２１とグランド端
子２３に接続されている。

【００１９】Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０は、
コンパレータ３３から出力される制御信号Ｓ３３に基づ
き、スイッチ制御信号Ｓ４１を生成するＡ／Ｄ制御ロジ
ック回路４１を有し、その出力側に、該スイッチ制御信
号Ｓ４１を反転したスイッチ制御信号Ｓ４２を出力する
インバータ４２が接続されている。このＡ／Ｄ制御ロジ
ック回路４１及びインバータ４２の出力側には、レベル
シフト回路５０が接続されている。Ａ／Ｄ制御ロジック
回路４１は、第２の電源電圧ＶＤＤ２印加用の電源端子
２２とグランド端子２３に接続されている。Ａ／Ｄ、Ｄ
／Ａコンバータブロック３０は第１の電源電圧ＶＤＤ１
で動作し、Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０は第２
の電源電圧ＶＤＤ２で動作する。電源電圧がＶＤＤ２≦
ＶＤＤ１の関係にある場合、Ａ／Ｄ、Ｄ／Ａ制御ロジッ
ク回路４０及びＡ／Ｄ、Ｄ／Ａコンバータブロック３０
間の信号伝達を問題なく動作させるために、レベルシフ
ト回路５０が設けられている。

【００２０】このレベルシフト回路５０は、制御信号Ｓ
４１でゲート制御されるＮチャネル型ＭＯＳトランジス
タ（以下、ＮＭＯＳという）５１と、反転されたスイッ
チ制御信号Ｓ４２でゲート制御されるＮＭＯＳ５２と、
データ保持のためにたすき掛け接続されたＰチャネル型
ＭＯＳトランジスタ５３，５４とを、有している。ＮＭ
ＯＳ５１のソースはグランド端子２３に接続され、ドレ
インがＰＭＯＳ５３のドレイン及びＰＭＯＳ５４のゲー
トに接続されている。ＮＭＯＳ５２のソースはグランド
端子２３に接続され、ドレインがＰＭＯＳ５４のドレイ
ン及びＰＭＯＳ５３のゲートに接続されている。ＮＭＯ
Ｓ５２のドレインは、スイッチ制御信号Ｓ４１をレベル
変換したスイッチ制御信号Ｓ５２を出力する機能を有
し、スイッチマトリクス回路３２に接続されている。Ｐ
ＭＯＳ５３，５４のソースは、電源端子２１に共通接続
されている。

【００２１】次に、動作を説明する。第１，第２の電源
電圧ＶＤＤ１，ＶＤＤ２を電源端子２１，２２に印加す
ると共に、基準電圧ＶＲＥＦ＋，ＶＲＥＦ−を基準電圧
端子２４，２５に印加すると、第１の電源電圧ＶＤＤ１
によってＡ／Ｄ、Ｄ／Ａコンバータブロック３０が動作
を開始すると共に、第２の電源電圧ＶＤＤ２によってＡ
／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他のロジック回
路６０が動作を開始する。

【００２２】Ａ／Ｄ、Ｄ／Ａコンバータブロック３０で
は、抵抗ラダー３１によって高電位側基準電圧ＶＲＥＦ
＋と低電位側基準電圧ＶＲＥＦ−との電位差が分圧さ
れ、複数の基準電圧が発生する。この複数の基準電圧は
スイッチマトリクス回路３２で選択され、コンパレータ
３３へ送られる。コンパレータ３３では、スイッチマト
リクス回路３２で選択された基準電圧と、入力端子２６
から入力されるアナログ信号ＡＩＮとを比較し、その比
較結果（ディジタル出力）に応じた制御信号Ｓ３３をＡ
／Ｄ制御ロジック回路４１へ出力する。

【００２３】Ａ／Ｄ制御ロジック回路４１は、コンパレ
ータ３３からの制御信号Ｓ３３に基づき、スイッチ制御
信号Ｓ４１を生成する。生成されたスイッチ制御信号Ｓ
４１は、インバータ４２で反転され、反転されたスイッ
チ制御信号Ｓ４２が作られ、その相補的なスイッチ制御
信号Ｓ４１，Ｓ４２によってレベルシフト回路５０内の
ＮＭＯＳ５１，５２がゲート制御される。すると、スイ
ッチ制御信号Ｓ４１が第１の電源電圧ＶＤＤ１に応じた
レベルまでシフトされ、そのシフトされたスイッチ制御
信号Ｓ５２がＮＭＯＳ５２のドレインから出力される。
このスイッチ制御信号Ｓ５２により、スイッチマトリク
ス回路３２が制御され、該スイッチマトリクス回路３２
で選択された抵抗ラダー３１の基準電圧がコンパレータ
３３へ送られる。コンパレータ３３は、前記と同様に、
スイッチマトリクス回路３２で選択された基準電圧と、
アナログ信号ＡＩＮとを比較し、その比較結果に応じた
制御信号Ｓ３３をＡ／Ｄ制御ロジック回路４１へ送る。
Ａ／Ｄ制御ロジック回路４１は、前記と同様にスイッチ
制御信号Ｓ４１を生成すると共に、コンパレータ３３か
らの制御信号Ｓ３３を他のロジック回路６０へ送るの
で、そのロジック回路６０で所定のディジタル処理が行
われる。

【００２４】この第２の実施例では、Ａ／Ｄ、Ｄ／Ａコ
ンバータブロック３０を構成する抵抗ラダー型逐次比較
Ａ／Ｄコンバータを第１の電源電圧ＶＤＤ１で駆動し、
その他のＡ／Ｄ制御ロジック回路４１及び他のロジック
回路６０を第２の電源電圧ＶＤＤ２で駆動するようにし
ている。このような構成により、アナログ入力レンジは
ＶＤＤ１，ＶＲＥＦ＋の入力電圧とＶＲＥＦ−，ＧＮＤ
電圧との差が最大（ＭＡＸ）レンジとして入力可能とな
る。また、コンパレータ３３も同様に、ＭＡＸレンジま
で比較可能となり、その比較結果（ディジタル出力）が
制御信号Ｓ３３の形でＡ／Ｄ制御ロジック回路４１へ伝
送されて処理された後、レベルシフト回路５０経由で、
Ａ／Ｄ、Ｄ／Ａコンバータブロック３０内のスイッチマ
トリクス回路３２が制御される。そのため、Ａ／Ｄ、Ｄ
／Ａコンバータブロック３０は広いレンジで使用でき、
Ａ／Ｄ、Ｄ／Ａ制御ロジック回路４０及び他のロジック
回路６０が第２の電源電圧ＶＤＤ２で動作するので、的
確に、効率良く、低消費電力化が可能となり、かつ従来
と同様に高精度のアナログ処理が行える。

【００２５】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 図２の回路では、接地電位ＧＮＤをすべて共通
にしているが、アナログ系ＧＮＤとディジタル系ＧＮＤ
とを分離してもよい。但し、ＧＮＤは同一電圧であるこ
とが条件となる。 （ii） 図１の各ブロックは、図２の回路構成に限定さ
れず、通信回路やマイクロコンピュータ等のモノリシッ
クＩＣの構成に応じて種々の回路で構成できる。 (iii） 図１及び図２では、第１，第２の電源電圧ＶＤ
Ｄ１，ＶＤＤ２をＶＤＤ１＞ＶＤＤ２の関係に設定した
が、第２の電源電圧ＶＤＤ２を第１の電源電圧ＶＤＤ１
と同一にしてモノリシックＩＣを動作させることも可能
である。

【００２６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、Ａ／Ｄ、Ｄ／Ａコンバータ等といったアナログ信
号を扱う第１の回路ブロックに対しては第１の電源電圧
を使用し、その他の第２の回路ブロックに対しては第２
の電源電圧を使用し、第１の電源電圧＞第２の電源電圧
という電位関係においても動作可能な構成にしている。
そのため、アナログレンジ（入力もしくは出力）を従来
通り確保した上で、ディジタルロジック回路等で構成さ
れる第２の回路ブロックを低電圧駆動によって低消費電
力化を図ることが可能である。従って、的確に、効率良
く、低消費電力化を図り、かつ従来と同様に高精度なア
ナログ処理を実現するＩＣを提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すＡ／Ｄ、Ｄ／Ａコ
ンバータを含むモノリシックＩＣの構成ブロック図であ
る。

【図２】図１のモノリシックＩＣをＡ／Ｄコンバータに
適用した具体例を示す回路図である。

【図３】従来のＡ／Ｄ、Ｄ／Ａコンバータを含むモノリ
シックＩＣの構成ブロック図である。

【符号の説明】

３０ Ａ／Ｄ、Ｄ／Ａコンバータブロッ
ク ４０ Ａ／Ｄ、Ｄ／Ａ制御ロジック回路 ５０ レベルシフト回路 ６０ 他のロジック回路 ＡＩＮ 入力アナログ信号 ＡＯＵＴ 出力アナログ信号 ＶＤＤ１ 第１の電源電圧 ＶＤＤ２ 第２の電源電圧 ＶＲＥＦ＋ 高電位側基準電圧 ＶＲＥＦ− 低電位側基準電圧

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アナログ信号処理を行うアナログ回路を
   含む半導体集積回路において、 アナログ入力レンジまたはアナログ出力レンジを決定す
   る第１の回路ブロックとそれ以外の第２の回路ブロック
   のうち、第１の電源電圧で該第１の回路ブロックを駆動
   し、該第１の電源電圧に対してそれと同一レベルまたは
   低レベルの第２の電源電圧で該第２の回路ブロックを駆
   動する構成にすると共に、 前記第２の回路ブロックの信号をレベル変換して前記第
   １の回路ブロックへ伝送するレベルシフト回路を設けた
   ことを特徴とする半導体集積回路。