JPH05274224A - 動的アドレス変換機構 - Google Patents
動的アドレス変換機構Info
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- JPH05274224A JPH05274224A JP4070822A JP7082292A JPH05274224A JP H05274224 A JPH05274224 A JP H05274224A JP 4070822 A JP4070822 A JP 4070822A JP 7082292 A JP7082292 A JP 7082292A JP H05274224 A JPH05274224 A JP H05274224A
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Abstract
(57)【要約】
【目的】本発明は動的アドレス変換機構に関し、アドレ
ス変換テーブルの書き込みプロテクトの処理時間を短縮
することにより、プログラム処理速度を向上することを
目的とする。 【構成】主記憶内に二段以上のアドレス変換テーブルを
格納する動的アドレス変換機構において、少なくとも最
初の段および最終段のアドレス変換テーブルに書き込み
プロテクトをかけられるようにし１書き込みプロテクト
が検出された時、プログラムを再開可能の状態で終了す
るように構成される。
ス変換テーブルの書き込みプロテクトの処理時間を短縮
することにより、プログラム処理速度を向上することを
目的とする。 【構成】主記憶内に二段以上のアドレス変換テーブルを
格納する動的アドレス変換機構において、少なくとも最
初の段および最終段のアドレス変換テーブルに書き込み
プロテクトをかけられるようにし１書き込みプロテクト
が検出された時、プログラムを再開可能の状態で終了す
るように構成される。
Description
【０００１】
【産業上の利用分野】本発明は、動的アドレス変換を使
用するデータ処理装置において、書き込みプロテクトの
動作を効率的に制御することによりプログラム処理を高
速化する動的アドレス変換機構に関する。
用するデータ処理装置において、書き込みプロテクトの
動作を効率的に制御することによりプログラム処理を高
速化する動的アドレス変換機構に関する。
【０００２】
【従来の技術】近年、データ処理装置を使用するプログ
ラマが主記憶装置の容量を意識することなく、それより
も遙に大きい容量の仮想アドレス空間を使用することが
できるような仮想記憶方式が開発された。動的アドレス
変換機構は、仮想記憶方式を実現するために、データ処
理装置のハードウエアに装備される。
ラマが主記憶装置の容量を意識することなく、それより
も遙に大きい容量の仮想アドレス空間を使用することが
できるような仮想記憶方式が開発された。動的アドレス
変換機構は、仮想記憶方式を実現するために、データ処
理装置のハードウエアに装備される。
【０００３】仮想アドレス空間は主記憶および外部記憶
装置上に保持されている。動的アドレス変換機構は、プ
ログラマが使用する仮想アドレスを、主記憶上に保持さ
れている実アドレスに変換する。
装置上に保持されている。動的アドレス変換機構は、プ
ログラマが使用する仮想アドレスを、主記憶上に保持さ
れている実アドレスに変換する。
【０００４】動的アドレス変換機構においては、主記憶
はページを最小単位として分割される。仮想アドレス空
間もページ単位に分割され、主記憶のページと対応付け
られる。
はページを最小単位として分割される。仮想アドレス空
間もページ単位に分割され、主記憶のページと対応付け
られる。
【０００５】仮想アドレス空間は、更に、ぺージより大
きな単位のセグメントに分割される。いくつかのページ
によって一つのセグメントが形成される。更に必要によ
っては数段のアクセス単位で分割される。
きな単位のセグメントに分割される。いくつかのページ
によって一つのセグメントが形成される。更に必要によ
っては数段のアクセス単位で分割される。
【０００６】動的アドレス変換機構は、主記憶の中に少
なくとも２段のアドレス変換テーブルを持っている。各
段は仮想空間を分割する単位に対応する。例えば、２段
変換の動的アドレス変換機構においては、最初の段のア
ドレス変換テーブルはセグメントテーブル（以下ＳＴと
いう）、最終段のアドレス変換テーブルはページテーブ
ル（以下ＰＴという）である。
なくとも２段のアドレス変換テーブルを持っている。各
段は仮想空間を分割する単位に対応する。例えば、２段
変換の動的アドレス変換機構においては、最初の段のア
ドレス変換テーブルはセグメントテーブル（以下ＳＴと
いう）、最終段のアドレス変換テーブルはページテーブ
ル（以下ＰＴという）である。
【０００７】図４は、従来の２段アクセスの動的アドレ
ス変換機構の構成を示す。図４において、１は主記憶、
２はＣＰＵ、３はＣＰＵ２内で動的アドレス変換を制御
するＤＡＴ制御部、４および５はそれぞれＣＰＵ２と主
記憶１を接続するアドレスバスおよびデータバスであ
る。
ス変換機構の構成を示す。図４において、１は主記憶、
２はＣＰＵ、３はＣＰＵ２内で動的アドレス変換を制御
するＤＡＴ制御部、４および５はそれぞれＣＰＵ２と主
記憶１を接続するアドレスバスおよびデータバスであ
る。
【０００８】ＤＡＴ制御部３は、仮想アドレスを実アド
レスに変換しアドレスバス４を介して主記憶１に対して
アドレスを供給するとともに、データバス５を介して主
記憶１とのデータの授受を行う。
レスに変換しアドレスバス４を介して主記憶１に対して
アドレスを供給するとともに、データバス５を介して主
記憶１とのデータの授受を行う。
【０００９】主記憶１には、セグメントテーブルＳＴお
よびページテーブルＰＴ．１〜ＰＴ．ｎが格納されてい
る。
よびページテーブルＰＴ．１〜ＰＴ．ｎが格納されてい
る。
【００１０】セグメントテーブルＳＴは、複数個のセグ
メントテーブルエントリＳＴＥ１〜ＳＴＥからなる。Ｓ
ＴＥ１〜ｎはそれぞれページテーブルＰＴ．１〜ＰＴ．
ｎと対応しページテーブルベースを含んでいる。ページ
テーブルベースは、ページテーブルＰＴ．１〜ＰＴ．の
各先頭アドレスおよび長さに関する情報である。
メントテーブルエントリＳＴＥ１〜ＳＴＥからなる。Ｓ
ＴＥ１〜ｎはそれぞれページテーブルＰＴ．１〜ＰＴ．
ｎと対応しページテーブルベースを含んでいる。ページ
テーブルベースは、ページテーブルＰＴ．１〜ＰＴ．の
各先頭アドレスおよび長さに関する情報である。
【００１１】各ページテーブルＰＴ１〜ＰＴｎは、複数
のページテーブルエントリＰＴＥからなる。各ＰＴＥ
は、ページフレーム番号と書き込みプロテクトビットＷ
Ｐを含んでいる。ページフレーム番号は、求める実アド
レスの上位ビットを示し、これと仮想アドレスに含まれ
るオフセットとを連結することによって、実アドレスが
得られる。
のページテーブルエントリＰＴＥからなる。各ＰＴＥ
は、ページフレーム番号と書き込みプロテクトビットＷ
Ｐを含んでいる。ページフレーム番号は、求める実アド
レスの上位ビットを示し、これと仮想アドレスに含まれ
るオフセットとを連結することによって、実アドレスが
得られる。
【００１２】ＰＴＥの書き込みプロテクトビットＷＰ
は、１のとき対応するページに対する書き込みを禁止す
る働きをする。ＤＡＴ制御部３は、ＷＰが１のＰＴＥを
検出した時は、プログラムを再開可能または再開不可能
な状態で終了させる。
は、１のとき対応するページに対する書き込みを禁止す
る働きをする。ＤＡＴ制御部３は、ＷＰが１のＰＴＥを
検出した時は、プログラムを再開可能または再開不可能
な状態で終了させる。
【００１３】図５は、２段変換の動的アドレス変換機構
のアドレス変換過程を示す。仮想アドレス６はセグメン
ト番号、ページ番号およびオフセット（ページ内変位）
によって表現される。
のアドレス変換過程を示す。仮想アドレス６はセグメン
ト番号、ページ番号およびオフセット（ページ内変位）
によって表現される。
【００１４】７はセグメントテーブルの先頭アドレスお
よびその長さに関する情報であるＳＴＤ（セグメントテ
ーブルベース）である。ＤＡＴ制御部３の動作は次のと
おりである。
よびその長さに関する情報であるＳＴＤ（セグメントテ
ーブルベース）である。ＤＡＴ制御部３の動作は次のと
おりである。
【００１５】（１）ＤＡＴ制御部３は、仮想アドレス６
のセグメント番号の範囲をセグメントテーブルベース７
によってチェックする。
のセグメント番号の範囲をセグメントテーブルベース７
によってチェックする。
【００１６】（２）セグメントテーブルベース７と、仮
想アドレス６のセグメント番号ｉとによってＳＴＥｉが
格納されている実アドレスが求められ、ＳＴＥｉが主記
憶１から取り出される。
想アドレス６のセグメント番号ｉとによってＳＴＥｉが
格納されている実アドレスが求められ、ＳＴＥｉが主記
憶１から取り出される。
【００１７】（３）ＳＴＥｉの値によって、仮想アドレ
ス６のページ番号の範囲が検査される。範囲外であれば
例外が認識される。
ス６のページ番号の範囲が検査される。範囲外であれば
例外が認識される。
【００１８】（４）ＳＴＥｉのページテーブルべースと
仮想アドレス６のページ番号とからＰＴＥが格納されて
いる実アドレスが求められ、ＰＴＥが主記憶１より取り
出される。
仮想アドレス６のページ番号とからＰＴＥが格納されて
いる実アドレスが求められ、ＰＴＥが主記憶１より取り
出される。
【００１９】（５）以上の変換過程で、ＳＴＥおよびＰ
ＴＥのアクセスにおいて、例外が認識されないとき、Ｐ
ＴＥのページフレーム番号の下位に仮想アドレスのオフ
セットを連結することにより実アドレスが得られる。
ＴＥのアクセスにおいて、例外が認識されないとき、Ｐ
ＴＥのページフレーム番号の下位に仮想アドレスのオフ
セットを連結することにより実アドレスが得られる。
【００２０】上述のように、従来の２段以上のアドレス
変換テーブルを用いた動的アドレス変換機構において
は、（１）書き込みプロテクトＷＰがページテーブルエ
ントリＰＴＥにしか指定できなかった。また、（２）書
き込みプロテクトが検出された場合再開可能の状態で終
了するものもあれば再開不可能の状態で終了するものも
あった。
変換テーブルを用いた動的アドレス変換機構において
は、（１）書き込みプロテクトＷＰがページテーブルエ
ントリＰＴＥにしか指定できなかった。また、（２）書
き込みプロテクトが検出された場合再開可能の状態で終
了するものもあれば再開不可能の状態で終了するものも
あった。
【００２１】上記（１）および（２）のことは、動的ア
ドレス変換機構によるＣＯＰＹ ＯＮ ＷＲＩＴＥ手法
を用いた仮想空間のＦｏｒｋ処理（仮想空間の全内容を
もう一組新しく作る方法）において処理速度向上の妨げ
となっていた。
ドレス変換機構によるＣＯＰＹ ＯＮ ＷＲＩＴＥ手法
を用いた仮想空間のＦｏｒｋ処理（仮想空間の全内容を
もう一組新しく作る方法）において処理速度向上の妨げ
となっていた。
【００２２】従来の動的アドレス変換機構のうちで、Ｃ
ＯＰＹ ＯＮ ＷＲＩＴＥによるＦｏｒｋ処理を実現で
きるものは、仮想アドレスによって指定された最終段の
アドレス変換テーブル（２段の場合はページテーブル）
に書き込みプロテクトを設定することができ、かつ、書
き込みプロテクトが検出された場合に、書き込み元のプ
ログラムが再開可能で終了する動的アドレス変換機構の
みである。
ＯＰＹ ＯＮ ＷＲＩＴＥによるＦｏｒｋ処理を実現で
きるものは、仮想アドレスによって指定された最終段の
アドレス変換テーブル（２段の場合はページテーブル）
に書き込みプロテクトを設定することができ、かつ、書
き込みプロテクトが検出された場合に、書き込み元のプ
ログラムが再開可能で終了する動的アドレス変換機構の
みである。
【００２３】図６は、従来の動的アドレス変換機構によ
りＦｏｒｋ処理をおこなった場合を示す。図６におい
て、ＶＳ１およびＶＳ２は内容の全く同じ仮想空間であ
る。ＶＳ１．ＳＴおよびＶＳ２．ＳＴは、それぞれ、仮
想空間ＶＳ１およびＶＳ２のためのＳＴである。空白の
ＳＴＥは書き込みプロテクトが指定されていないことを
示す（従来のＳＴＥはＷＰビットを持っていないから設
定できない）。
りＦｏｒｋ処理をおこなった場合を示す。図６におい
て、ＶＳ１およびＶＳ２は内容の全く同じ仮想空間であ
る。ＶＳ１．ＳＴおよびＶＳ２．ＳＴは、それぞれ、仮
想空間ＶＳ１およびＶＳ２のためのＳＴである。空白の
ＳＴＥは書き込みプロテクトが指定されていないことを
示す（従来のＳＴＥはＷＰビットを持っていないから設
定できない）。
【００２４】Ｎ個のページテーブルＰＴｉ（ｉ＝１・・
・Ｎ）はＶＳ１．ＳＴおよびＶＳ２．ＳＴの各ＳＴＥｉ
と対応する。矢印は対応を示す。図において、ＷＰはＰ
ＴＥの書き込みプロテクトビットＷＰがセットされた状
態を示す。図示のように従来の動的アドレス変換機構で
は、Ｆｏｒｋ処理した時、全ＰＴ１．〜ＰＴｎに対して
書き込みプロテクトをかける。
・Ｎ）はＶＳ１．ＳＴおよびＶＳ２．ＳＴの各ＳＴＥｉ
と対応する。矢印は対応を示す。図において、ＷＰはＰ
ＴＥの書き込みプロテクトビットＷＰがセットされた状
態を示す。図示のように従来の動的アドレス変換機構で
は、Ｆｏｒｋ処理した時、全ＰＴ１．〜ＰＴｎに対して
書き込みプロテクトをかける。
【００２５】図７は、図６のようにＦｏｒｋ処理された
動的アドレス変換機構における書き込みプロテクトの動
作例を示す。ある仮想アドレスによって指定されるペー
ジに対して書き込み（ＷＲＩＴＥ）が行われる場合、そ
のページに対応するページテーブルＰＴ．Ｘをコピーし
て２個のＰＴ．Ｘ１およびＰＴ．Ｘ２を作る。
動的アドレス変換機構における書き込みプロテクトの動
作例を示す。ある仮想アドレスによって指定されるペー
ジに対して書き込み（ＷＲＩＴＥ）が行われる場合、そ
のページに対応するページテーブルＰＴ．Ｘをコピーし
て２個のＰＴ．Ｘ１およびＰＴ．Ｘ２を作る。
【００２６】ＶＳ１．ＳＴのＳＴＥ．ＸはＰＴ．Ｘ１
を、ＶＳ２．ＳＴのＳＴＥ．ＸはＰＴ．Ｘ２を、それぞ
れ指すようにし、書き込みのあるページをコピーしＰＡ
ＧＥ１およびＰＡＧＥ２を作成する。そして、書き込み
をされたページに対応するＰＴＥに対する書き込みプロ
テクトを解除して、書き込み元のプログラムを再開させ
る。
を、ＶＳ２．ＳＴのＳＴＥ．ＸはＰＴ．Ｘ２を、それぞ
れ指すようにし、書き込みのあるページをコピーしＰＡ
ＧＥ１およびＰＡＧＥ２を作成する。そして、書き込み
をされたページに対応するＰＴＥに対する書き込みプロ
テクトを解除して、書き込み元のプログラムを再開させ
る。
【００２７】
【発明が解決しようとする課題】上述のように、従来の
動的アドレス変換機構でＣＯＰＹ ＯＮ ＷＲＩＴＥに
よるＦｏｒｋ処理を行う場合、最終段のアドレス変換テ
ーブルのエントリであるＰＴＥにしか書き込みプロテク
トを指定できなかった。そのため、書き込みのないペー
ジと対応するＰＴＥにまで書き込みプロテクトを指定す
るのでＦｏｒｋ処理の時間を必要以上に費やすという問
題を生じていた。
動的アドレス変換機構でＣＯＰＹ ＯＮ ＷＲＩＴＥに
よるＦｏｒｋ処理を行う場合、最終段のアドレス変換テ
ーブルのエントリであるＰＴＥにしか書き込みプロテク
トを指定できなかった。そのため、書き込みのないペー
ジと対応するＰＴＥにまで書き込みプロテクトを指定す
るのでＦｏｒｋ処理の時間を必要以上に費やすという問
題を生じていた。
【００２８】また、従来の動的アドレス変換機構では、
書き込みプロテクトが検出された場合再開可能の状態で
終了するものもあれば再開不可能の状態で終了するもの
もあり、書き込みプロテクトが検出された場合再開不可
能の状態で終了するものはＦｏｒｋ処理を適用できなか
った。
書き込みプロテクトが検出された場合再開可能の状態で
終了するものもあれば再開不可能の状態で終了するもの
もあり、書き込みプロテクトが検出された場合再開不可
能の状態で終了するものはＦｏｒｋ処理を適用できなか
った。
【００２９】本発明は、上記従来の技術の欠点を除去
し、Ｆｏｒｋ処理時の書き込みプロテクトを短時間で処
理する動的アドレス変換機構を提供することを目的とす
る。
し、Ｆｏｒｋ処理時の書き込みプロテクトを短時間で処
理する動的アドレス変換機構を提供することを目的とす
る。
【００３０】
【課題を解決するための手段】本発明による動的アドレ
ス変換機構は、ペ−ジテーブルを最終段とする少なくと
も二段のアドレス変換テーブルを格納する主記憶と、ア
ドレス変換テーブルを索引することによって仮想アドレ
スを実アドレスに変換する動的アドレス変換を制御する
ＣＰＵとを有するデータ処理装置において、上記少なく
とも二段のアドレス変換テーブルの内少なくとも最初お
よび最終段のアドレス変換テーブルの各テーブルエント
リに書き込みプロテクトを指定する手段と、テーブルエ
ントリに指定されている書き込みプロテクトを検出した
時、プログラムを再開可能な状態で終了させ、かつ、書
き込みプロテクトを示す割り込みを発生させる手段とを
備えて構成される。
ス変換機構は、ペ−ジテーブルを最終段とする少なくと
も二段のアドレス変換テーブルを格納する主記憶と、ア
ドレス変換テーブルを索引することによって仮想アドレ
スを実アドレスに変換する動的アドレス変換を制御する
ＣＰＵとを有するデータ処理装置において、上記少なく
とも二段のアドレス変換テーブルの内少なくとも最初お
よび最終段のアドレス変換テーブルの各テーブルエント
リに書き込みプロテクトを指定する手段と、テーブルエ
ントリに指定されている書き込みプロテクトを検出した
時、プログラムを再開可能な状態で終了させ、かつ、書
き込みプロテクトを示す割り込みを発生させる手段とを
備えて構成される。
【００３１】上記動的アドレス変換機構は、書き込み対
象となったページに対する仮想アドレスを表示する手段
を備えて構成される。
象となったページに対する仮想アドレスを表示する手段
を備えて構成される。
【００３２】
【作用】上記構成により、ＣＯＰＹ ＯＮ ＷＲＩＴＥ
によるＦｏｒｋ処理を行う場合、最初の段のアドレス変
換テーブルのテーブルエントリ（２段の場合ＳＴＥ）に
書き込みプロテクトを指定する。これにより、書き込み
プロテクトの指定に要する処理時間は大幅に短縮され
る。
によるＦｏｒｋ処理を行う場合、最初の段のアドレス変
換テーブルのテーブルエントリ（２段の場合ＳＴＥ）に
書き込みプロテクトを指定する。これにより、書き込み
プロテクトの指定に要する処理時間は大幅に短縮され
る。
【００３３】書き込みがあった場合、書き込みの対象と
なるページに対応する最終のアドレス変換テーブル即ち
ページテーブルに書き込みプロテクトをかけ、このペ−
ジテーブルのコピーを二つ作成し、各コピーを各アドレ
ス空間に対応付け、書き込みの対象となるページに対応
するページテーブルエントリの書き込みプロテクトのみ
を解除し、プログラムを再開する。
なるページに対応する最終のアドレス変換テーブル即ち
ページテーブルに書き込みプロテクトをかけ、このペ−
ジテーブルのコピーを二つ作成し、各コピーを各アドレ
ス空間に対応付け、書き込みの対象となるページに対応
するページテーブルエントリの書き込みプロテクトのみ
を解除し、プログラムを再開する。
【００３４】
【実施例】以下、本発明の実施例について詳細に説明す
る。図１は、本発明の実施例の構成を示す。図１におい
て図４と同一の参照番号は同一のものを示す。８は仮想
アドレスを表示する表示装置である。
る。図１は、本発明の実施例の構成を示す。図１におい
て図４と同一の参照番号は同一のものを示す。８は仮想
アドレスを表示する表示装置である。
【００３５】本実施例においては、セグメントテーブル
ＳＴの各エントリＳＴＥ１〜ＳＴＥｎは書き込みプロテ
クトビットＷＰを有する。ＤＡＴ制御部３はＳＴの書き
込みプロテクトビットＷＰを設定する機能を有する。
ＳＴの各エントリＳＴＥ１〜ＳＴＥｎは書き込みプロテ
クトビットＷＰを有する。ＤＡＴ制御部３はＳＴの書き
込みプロテクトビットＷＰを設定する機能を有する。
【００３６】図２は、図１に示す動的アドレス変換機構
においてＣＯＰＹ ＯＮ ＷＲＩＴＥによるＦｏｒｋ処
理をおこなった場合のセグメントテーブルおよびページ
テーブルの状態を示す。
においてＣＯＰＹ ＯＮ ＷＲＩＴＥによるＦｏｒｋ処
理をおこなった場合のセグメントテーブルおよびページ
テーブルの状態を示す。
【００３７】図２において、ＶＳ１およびＶＳ２は内容
の全く同じ仮想空間である。ＶＳ１．ＳＴおよびＶＳ
２．ＳＴは、それぞれ、仮想空間ＶＳ１およびＶＳ２の
ためのＳＴである。ＶＳ１．ＳＴおよびＶＳ２．ＳＴ
は、同数のＳＴＥを有する。ＳＴＥのＷＰは書き込みプ
ロテクトがセットされた状態を示す。
の全く同じ仮想空間である。ＶＳ１．ＳＴおよびＶＳ
２．ＳＴは、それぞれ、仮想空間ＶＳ１およびＶＳ２の
ためのＳＴである。ＶＳ１．ＳＴおよびＶＳ２．ＳＴ
は、同数のＳＴＥを有する。ＳＴＥのＷＰは書き込みプ
ロテクトがセットされた状態を示す。
【００３８】Ｎ個のページテーブルＰＴｉ（ｉ＝１・・
・Ｎ）はＶＳ１．ＳＴおよびＶＳ２．ＳＴの各ＳＴＥｉ
と対応する。矢印は対応を示す。全てのＰＴ１〜ＰＴｎ
には書き込みプロテクトは設定されない。
・Ｎ）はＶＳ１．ＳＴおよびＶＳ２．ＳＴの各ＳＴＥｉ
と対応する。矢印は対応を示す。全てのＰＴ１〜ＰＴｎ
には書き込みプロテクトは設定されない。
【００３９】図示のように、Ｆｏｒｋ処理が行われたと
きは、両方のセグメントテーブルＶＳ１．ＳＴおよびＶ
Ｓ２．ＳＴの全てのＳＴＥには書き込みプロテクトがか
けられる。しかし、全てのページテーブルＰＴ．１〜Ｐ
Ｔ．ｎには書き込みプロテクトはかけられない。
きは、両方のセグメントテーブルＶＳ１．ＳＴおよびＶ
Ｓ２．ＳＴの全てのＳＴＥには書き込みプロテクトがか
けられる。しかし、全てのページテーブルＰＴ．１〜Ｐ
Ｔ．ｎには書き込みプロテクトはかけられない。
【００４０】図３は、図２の状態において書き込みが有
った時の動作を示す。この場合、ページテーブルＰＴ．
１〜ＰＴ．ｎのうち書き込みの対象となるページに対応
するページテーブルＰＴ．Ｘのみに対して書き込みプロ
テクトが設定される。
った時の動作を示す。この場合、ページテーブルＰＴ．
１〜ＰＴ．ｎのうち書き込みの対象となるページに対応
するページテーブルＰＴ．Ｘのみに対して書き込みプロ
テクトが設定される。
【００４１】その後は、従来と同様に、ページテーブル
ＰＴ．Ｘのコピーが二つ作成され、書き込みをされたＰ
ＴＥに対する書き込みプロテクトを解除した後、プログ
ラムを再開する。
ＰＴ．Ｘのコピーが二つ作成され、書き込みをされたＰ
ＴＥに対する書き込みプロテクトを解除した後、プログ
ラムを再開する。
【００４２】上記実施例では、アドレス変換テーブルは
ＳＴおよびＰＴの２段としたが、本発明はページテーブ
ルを最終段とする２段以上のアドレス変換テーブルから
構成される動的アドレス変換機構に適用可能である。こ
の場合、少なくとも最初の段および最終段のアドレス変
換テーブルに書き込みプロテクトを設定できればよい。
ＳＴおよびＰＴの２段としたが、本発明はページテーブ
ルを最終段とする２段以上のアドレス変換テーブルから
構成される動的アドレス変換機構に適用可能である。こ
の場合、少なくとも最初の段および最終段のアドレス変
換テーブルに書き込みプロテクトを設定できればよい。
【００４３】なお、図１の実施例における表示装置８は
書き込みの対象となったページに対応する仮想アドレス
を表示させるようにしたものである。
書き込みの対象となったページに対応する仮想アドレス
を表示させるようにしたものである。
【００４４】
【発明の効果】本発明によれば、二段以上のアドレス変
換テーブルを有する動的アドレス変換処理装置における
ＣＯＰＹ ＯＮ ＷＲＩＴＥによるＦｏｒｋ処理におい
て、少なくとも最初の段のアドレス変換テーブルと書き
込みをされたペ−ジに対応するページテーブルとに書き
込みプロテクトをかけるだけでよく、必要以外のページ
テーブルに書き込みプロテクトをかけなくても済むの
で、プログラム処理時間を短縮できるのでデータ処理装
置の処理速度の向上に寄与するところ大である。
換テーブルを有する動的アドレス変換処理装置における
ＣＯＰＹ ＯＮ ＷＲＩＴＥによるＦｏｒｋ処理におい
て、少なくとも最初の段のアドレス変換テーブルと書き
込みをされたペ−ジに対応するページテーブルとに書き
込みプロテクトをかけるだけでよく、必要以外のページ
テーブルに書き込みプロテクトをかけなくても済むの
で、プログラム処理時間を短縮できるのでデータ処理装
置の処理速度の向上に寄与するところ大である。
【図１】本発明の動的アドレス変換の構成を示す図であ
る。
る。
【図２】図１の動的アドレス変換機構の動作を示す図
（その１）である。
（その１）である。
【図３】図１の動的アドレス変換機構の動作を示す図
（その２）である。
（その２）である。
【図４】従来技術の動的アドレス変換の構成を示す図で
ある。
ある。
【図５】動的アドレス変換過程を説明するための図であ
る。
る。
【図６】図４の動的アドレス変換機構の動作を示す図
（その１）である。
（その１）である。
【図７】図４の動的アドレス変換機構の動作を示す図
（その２）である。
（その２）である。
１ 主記憶 ２ ＣＰＵ ３ ＤＡＴ制御部 ４ アドレスバス ５ データバス ６ 仮想アドレス ７ セグメントテーブルベース ８ 表示装置 ＳＴ セグメントテーブル ＳＴＥ１〜ＳＴＥｎ セグメントテーブルエントリ ＰＴ．１〜ＰＴ．ｎ ページテーブル ＰＴＥ ページテーブルエントリ ＷＰ 書き込みプロテクトビット ＶＳ１、ＶＳ２ 仮想空間 ＶＳ１．ＳＴ，ＶＳ２．ＳＴ セグメントテーブル
フロントページの続き (72)発明者 加藤 高夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 猪野 明寿 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 草野 義博 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 上埜 治彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】ページテーブルを最終段とする少なくとも
二段のアドレス変換テーブルを格納する主記憶と、前記
アドレス変換テーブルを索引することによって仮想アド
レスを実アドレスに変換する動的アドレス変換を制御す
るＣＰＵとを有するデ−タ処理装置において、 前記少なくとも二段のアドレス変換テーブルの内少なく
とも最初および最終段のアドレス変換テーブルの各テー
ブルエントリに書き込みプロテクトを指定する手段と、 前記テーブルエントリに指定されている書き込みプロテ
クトを検出した時、プログラムを再開可能な状態で終了
させ、かつ、書き込みプロテクトを示す割り込みを発生
させる手段とを備えることを特徴とする動的アドレス変
換機構。 - 【請求項２】書き込み対象となったページに対する仮想
アドレスを表示する手段を備えることを特徴とする請求
項１の動的アドレス変換機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070822A JPH05274224A (ja) | 1992-03-27 | 1992-03-27 | 動的アドレス変換機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070822A JPH05274224A (ja) | 1992-03-27 | 1992-03-27 | 動的アドレス変換機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274224A true JPH05274224A (ja) | 1993-10-22 |
Family
ID=13442659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4070822A Pending JPH05274224A (ja) | 1992-03-27 | 1992-03-27 | 動的アドレス変換機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152641A (ja) * | 1993-11-29 | 1995-06-16 | Fujitsu Ltd | プログラムキャッシュ装置 |
-
1992
- 1992-03-27 JP JP4070822A patent/JPH05274224A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152641A (ja) * | 1993-11-29 | 1995-06-16 | Fujitsu Ltd | プログラムキャッシュ装置 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990525 |