JPH05241974A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH05241974A JPH05241974A JP4019671A JP1967192A JPH05241974A JP H05241974 A JPH05241974 A JP H05241974A JP 4019671 A JP4019671 A JP 4019671A JP 1967192 A JP1967192 A JP 1967192A JP H05241974 A JPH05241974 A JP H05241974A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory array
- check bit
- error
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【構成】誤り検出部１３では書込み表示がある場合は、
通常の誤り検出を行なわずデータメモリアレイ１１１の
内容をそのまま読み出し、データとしてアクセス制御部
１４，プロセサバス４，制御装置３へと転送する。誤り
監視部１５は定期的にデータ記憶部１１の各番地から汚
れ表示，データ，チェックビットを読み出して誤り検出
部１３に引き渡す。読出し時と同様、誤り検出部１３で
は、書込み表示のある場合にはデータをそのまま、ない
場合は訂正後のデータを誤り監視部１５に引き渡す。 【効果】書込みアクセス時にはチェックビットを発生し
ないため、書込みのアクセスタイムおよびサイクルタイ
ムが短くなる。また、部分書込み時にも高速化およびハ
ードウェアの単純化が可能となる。
通常の誤り検出を行なわずデータメモリアレイ１１１の
内容をそのまま読み出し、データとしてアクセス制御部
１４，プロセサバス４，制御装置３へと転送する。誤り
監視部１５は定期的にデータ記憶部１１の各番地から汚
れ表示，データ，チェックビットを読み出して誤り検出
部１３に引き渡す。読出し時と同様、誤り検出部１３で
は、書込み表示のある場合にはデータをそのまま、ない
場合は訂正後のデータを誤り監視部１５に引き渡す。 【効果】書込みアクセス時にはチェックビットを発生し
ないため、書込みのアクセスタイムおよびサイクルタイ
ムが短くなる。また、部分書込み時にも高速化およびハ
ードウェアの単純化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、特に情
報処理装置の記憶装置に関する。
報処理装置の記憶装置に関する。
【０００２】
【従来の技術】図２は従来の記憶装置の一例を示すブロ
ック図である。
ック図である。
【０００３】図２に示す従来例の記憶装置では、制御装
置３からプロセサバス４を通じて書込み要求があった場
合、記憶装置２内のアクセス制御部２４で受付けられ、
書込みデータはチェックビット生成部２２内で対応する
誤り訂正符号を付与され、データ記憶部２１内のデータ
メモリアレイ２１３およびチェックビットメモリアレイ
２１２に書き込まれる。誤り監視部２５は定期的にデー
タ記憶部２１内の全番地のデータを誤り検出部２３を通
して読み出し、訂正可能な誤りについては訂正しチェッ
クビット生成部２２により再び正しい誤り訂正符号を付
与してデータ記憶部２１内に書き込む動作を繰り返す。
置３からプロセサバス４を通じて書込み要求があった場
合、記憶装置２内のアクセス制御部２４で受付けられ、
書込みデータはチェックビット生成部２２内で対応する
誤り訂正符号を付与され、データ記憶部２１内のデータ
メモリアレイ２１３およびチェックビットメモリアレイ
２１２に書き込まれる。誤り監視部２５は定期的にデー
タ記憶部２１内の全番地のデータを誤り検出部２３を通
して読み出し、訂正可能な誤りについては訂正しチェッ
クビット生成部２２により再び正しい誤り訂正符号を付
与してデータ記憶部２１内に書き込む動作を繰り返す。
【０００４】また、書込み要求がデータ記憶部２１のア
ドレス単位の一部分の場合、アクセス制御部２４は対応
する番地のデータをデータ記憶部２１内のデータメモリ
アレイ２１３およびチェックビットメモリアレイ２１２
から読み出し、誤り検出部２３により訂正可能な誤りを
訂正し、書込み要求のある部分のみを置き換え、上述の
通常の書込み方法にしたがってチェックビット生成部２
２を介してデータ記憶部２１に書き込む。
ドレス単位の一部分の場合、アクセス制御部２４は対応
する番地のデータをデータ記憶部２１内のデータメモリ
アレイ２１３およびチェックビットメモリアレイ２１２
から読み出し、誤り検出部２３により訂正可能な誤りを
訂正し、書込み要求のある部分のみを置き換え、上述の
通常の書込み方法にしたがってチェックビット生成部２
２を介してデータ記憶部２１に書き込む。
【０００５】
【発明が解決しようとする課題】上述した従来の記憶装
置においては、書込み時に必ずチェックビット生成手段
を通るため、書込み動作に時間を要する。また、部分書
込み時には、上述したように読出し，書込みの動作を行
なうためさらに長時間を要するという問題がある。
置においては、書込み時に必ずチェックビット生成手段
を通るため、書込み動作に時間を要する。また、部分書
込み時には、上述したように読出し，書込みの動作を行
なうためさらに長時間を要するという問題がある。
【０００６】
【課題を解決するための手段】本発明の記憶装置は、随
時読出し，書込み可能なデータメモリアレイ，このメモ
リアレイの各番地のデータに対して誤りの検出および訂
正を行なうための冗長情報を保持するチェックビットメ
モリアレイ，前記データメモリアレイの各番地に対して
書込みが行なわれたことを示す少なくとも１ビットの情
報を保持する汚れ表示メモリアレイから成るデータ記憶
部と、このデータ記憶部に接続されて書込みデータの内
容に対応する冗長情報を生成するチェックビット生成手
段と、前記データ記憶部に接続されて読出しデータおよ
び冗長データの内容により誤りの検出および訂正を行な
う誤り検出手段と、前記チェックビット生成手段および
誤り検出手段に接続されてアドレスバスおよびデータバ
スにより他の装置からの読出し，書込みのアクセスを受
付けて前記データ記憶部のメモリアレイのデータの読み
書きを行なうと共に書込み時に前記汚れ表示メモリアレ
イにデータの書込みが行なわれたことを示す情報を書き
込むアクセス制御手段と、前記チェックビット生成手段
および誤り検出手段に接続されて定期的に全番地を読み
出して前記チェックビットアレイの情報およびデータメ
モリアレイの情報により誤りを訂正する誤り監視手段と
から成る記憶装置であって、書込みアクセス時にはチェ
ックビットを生成せずに対応する前記汚れ表示メモリア
レイに書込みが行なわれた情報を付けて転送されたデー
タをそのまま前記データメモリアレイに書き込み前記誤
り監視手段によりチェックビットを後付けすることを特
徴とする。
時読出し，書込み可能なデータメモリアレイ，このメモ
リアレイの各番地のデータに対して誤りの検出および訂
正を行なうための冗長情報を保持するチェックビットメ
モリアレイ，前記データメモリアレイの各番地に対して
書込みが行なわれたことを示す少なくとも１ビットの情
報を保持する汚れ表示メモリアレイから成るデータ記憶
部と、このデータ記憶部に接続されて書込みデータの内
容に対応する冗長情報を生成するチェックビット生成手
段と、前記データ記憶部に接続されて読出しデータおよ
び冗長データの内容により誤りの検出および訂正を行な
う誤り検出手段と、前記チェックビット生成手段および
誤り検出手段に接続されてアドレスバスおよびデータバ
スにより他の装置からの読出し，書込みのアクセスを受
付けて前記データ記憶部のメモリアレイのデータの読み
書きを行なうと共に書込み時に前記汚れ表示メモリアレ
イにデータの書込みが行なわれたことを示す情報を書き
込むアクセス制御手段と、前記チェックビット生成手段
および誤り検出手段に接続されて定期的に全番地を読み
出して前記チェックビットアレイの情報およびデータメ
モリアレイの情報により誤りを訂正する誤り監視手段と
から成る記憶装置であって、書込みアクセス時にはチェ
ックビットを生成せずに対応する前記汚れ表示メモリア
レイに書込みが行なわれた情報を付けて転送されたデー
タをそのまま前記データメモリアレイに書き込み前記誤
り監視手段によりチェックビットを後付けすることを特
徴とする。
【０００７】
【実施例】次に本発明の実施例について図面を用いて説
明する。図１は本発明の記憶装置の一実施例を示すブロ
ック図である。
明する。図１は本発明の記憶装置の一実施例を示すブロ
ック図である。
【０００８】本実施例の記憶装置１はデータメモリアレ
イ１１１，チェックビットメモリアレイ１１２および汚
れ表示メモリアレイ１１３からなるデータ記憶部１１
と、チェックビット生成部１２と、誤り検出部１３と、
汚れ表示生成部１４１を含むアクセス制御部１４と、誤
り監視部１５とから構成される。この記憶装置１は一般
にプロセサバス４を通して制御装置３に接続され、制御
装置３からのデータの読出し，書込みの要求を受付け
る。
イ１１１，チェックビットメモリアレイ１１２および汚
れ表示メモリアレイ１１３からなるデータ記憶部１１
と、チェックビット生成部１２と、誤り検出部１３と、
汚れ表示生成部１４１を含むアクセス制御部１４と、誤
り監視部１５とから構成される。この記憶装置１は一般
にプロセサバス４を通して制御装置３に接続され、制御
装置３からのデータの読出し，書込みの要求を受付け
る。
【０００９】制御装置３からの書込み要求はアクセス制
御部１４によって受付けられ、書込みデータに汚れ表示
生成部１４１によって書込みの表示を行なう情報を付加
して、データ記憶部１１の汚れ表示メモリアレイ１１３
およびデータメモリアレイ１１１に直接書き込む。読出
し時には、データ記憶部１１内のデータメモリアレイ１
１１内のデータおよび対応するチェックビット，汚れ表
示情報をそれぞれチェックビットメモリアレイ１１２，
汚れ表示メモリアレイ１１３から読み出して誤り検出部
１３に引き渡す。
御部１４によって受付けられ、書込みデータに汚れ表示
生成部１４１によって書込みの表示を行なう情報を付加
して、データ記憶部１１の汚れ表示メモリアレイ１１３
およびデータメモリアレイ１１１に直接書き込む。読出
し時には、データ記憶部１１内のデータメモリアレイ１
１１内のデータおよび対応するチェックビット，汚れ表
示情報をそれぞれチェックビットメモリアレイ１１２，
汚れ表示メモリアレイ１１３から読み出して誤り検出部
１３に引き渡す。
【００１０】誤り検出部１３では、汚れ表示情報に書込
み表示がない場合は、データとチェックビット１により
訂正可能な誤りを訂正し、アクセス制御部１４，プロセ
サバス４を通して制御装置３に読出しデータとして転送
する。もし、書込み表示がある場合は、通常の誤り検出
を行なわずデータメモリアレイ１１１の内容をそのまま
読み出し、データとしてアクセス制御部１４，プロセサ
バス４，制御装置３へと転送する。
み表示がない場合は、データとチェックビット１により
訂正可能な誤りを訂正し、アクセス制御部１４，プロセ
サバス４を通して制御装置３に読出しデータとして転送
する。もし、書込み表示がある場合は、通常の誤り検出
を行なわずデータメモリアレイ１１１の内容をそのまま
読み出し、データとしてアクセス制御部１４，プロセサ
バス４，制御装置３へと転送する。
【００１１】誤り監視部１５は定期的にデータ記憶部１
１の各番地から汚れ表示，データ，チェックビットを読
み出して誤り検出部１３に引き渡す。読出し時と同様、
誤り検出部１３では、書込み表示のある場合にはデータ
をそのまま、ない場合は訂正後のデータを誤り監視部１
５に引き渡す。誤り監視部１５は誤り検出部１３から引
き取ったデータをチェックビット生成部１２に引き渡
し、対応する誤り検出符号を付与してデータ記憶部１１
内のデータメモリアレイ１１１，チェックビットメモリ
アレイ１１２に書き込む。この際、汚れ表示メモリアレ
イ１１３の対応する番地の書込み表示のないデータを書
き込む。
１の各番地から汚れ表示，データ，チェックビットを読
み出して誤り検出部１３に引き渡す。読出し時と同様、
誤り検出部１３では、書込み表示のある場合にはデータ
をそのまま、ない場合は訂正後のデータを誤り監視部１
５に引き渡す。誤り監視部１５は誤り検出部１３から引
き取ったデータをチェックビット生成部１２に引き渡
し、対応する誤り検出符号を付与してデータ記憶部１１
内のデータメモリアレイ１１１，チェックビットメモリ
アレイ１１２に書き込む。この際、汚れ表示メモリアレ
イ１１３の対応する番地の書込み表示のないデータを書
き込む。
【００１２】このように本実施例では、書込み要求受付
時には、チェックビットを発生せず、誤り検出手段によ
ってチェックビットを付与する。
時には、チェックビットを発生せず、誤り検出手段によ
ってチェックビットを付与する。
【００１３】
【発明の効果】以上説明したように本発明は、書込みア
クセス時にはチェックビットを発生しないため、書込み
のアクセスタイムおよびサイクルタイムが短くなる。ま
た、部分書込み時にも前述した従来の方法のように、読
出し，書込みの２ステップを行なう必要がないため、高
速化およびハードウェアの単純化が可能となるという効
果を有する。
クセス時にはチェックビットを発生しないため、書込み
のアクセスタイムおよびサイクルタイムが短くなる。ま
た、部分書込み時にも前述した従来の方法のように、読
出し，書込みの２ステップを行なう必要がないため、高
速化およびハードウェアの単純化が可能となるという効
果を有する。
【図１】本発明の記憶装置の一実施例を示すブロック図
である。
である。
【図２】従来の記憶装置の一例を示すブロック図であ
る。
る。
１，２ 記憶装置 ３ 制御装置 ４ プロセサバス １１，２１ データ記憶部 １２，２２ チェックビット生成手段 １３，２３ 誤り検出手段 １４，２４ アクセス制御手段 １５，２５ 誤り監視手段 １１１，２１３ データメモリアレイ １１２，２１２ チェックビットメモリアレイ １１３ 汚れ表示メモリアレイ １４１ 汚れ表示生成手段
Claims (1)
- 【請求項１】 随時読出し，書込み可能なデータメモリ
アレイ，このメモリアレイの各番地のデータに対して誤
りの検出および訂正を行なうための冗長情報を保持する
チェックビットメモリアレイ，前記データメモリアレイ
の各番地に対して書込みが行なわれたことを示す少なく
とも１ビットの情報を保持する汚れ表示メモリアレイか
ら成るデータ記憶部と、このデータ記憶部に接続されて
書込みデータの内容に対応する冗長情報を生成するチェ
ックビット生成手段と、前記データ記憶部に接続されて
読出しデータおよび冗長データの内容により誤りの検出
および訂正を行なう誤り検出手段と、前記チェックビッ
ト生成手段および誤り検出手段に接続されてアドレスバ
スおよびデータバスにより他の装置からの読出し，書込
みのアクセスを受付けて前記データ記憶部のメモリアレ
イのデータの読み書きを行なうと共に書込み時に前記汚
れ表示メモリアレイにデータの書込みが行なわれたこと
を示す情報を書き込むアクセス制御手段と、前記チェッ
クビット生成手段および誤り検出手段に接続されて定期
的に全番地を読み出して前記チェックビットアレイの情
報およびデータメモリアレイの情報により誤りを訂正す
る誤り監視手段とから成る記憶装置であって、書込みア
クセス時にはチェックビットを生成せずに対応する前記
汚れ表示メモリアレイに書込みが行なわれた情報を付け
て転送されたデータをそのまま前記データメモリアレイ
に書き込み前記誤り監視手段によりチェックビットを後
付けすることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019671A JPH05241974A (ja) | 1992-02-05 | 1992-02-05 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4019671A JPH05241974A (ja) | 1992-02-05 | 1992-02-05 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241974A true JPH05241974A (ja) | 1993-09-21 |
Family
ID=12005708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4019671A Pending JPH05241974A (ja) | 1992-02-05 | 1992-02-05 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
-
1992
- 1992-02-05 JP JP4019671A patent/JPH05241974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980916 |