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JPH05211446A - Linear interpolation device - Google Patents

Linear interpolation device

Info

Publication number
JPH05211446A
JPH05211446A JP3838392A JP3838392A JPH05211446A JP H05211446 A JPH05211446 A JP H05211446A JP 3838392 A JP3838392 A JP 3838392A JP 3838392 A JP3838392 A JP 3838392A JP H05211446 A JPH05211446 A JP H05211446A
Authority
JP
Japan
Prior art keywords
error
word
words
data
safe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3838392A
Other languages
Japanese (ja)
Inventor
Takuji Himeno
卓治 姫野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP3838392A priority Critical patent/JPH05211446A/en
Publication of JPH05211446A publication Critical patent/JPH05211446A/en
Withdrawn legal-status Critical Current

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  • Error Detection And Correction (AREA)

Abstract

PURPOSE:To reduce the calculation quantity and the power consumption for linear interpolation. CONSTITUTION:Data including an error word in (N-1) words inserted between two safe words D0 and DN are inputted from an input terminal 11 to an FIFO memory 10. A changeover switch 20 is thrown in response to a sample interval N from a terminal 22 to extract the data DN of the safe word, a subtractor 23 subtracts the word D0 from the data and the result is fed to a multiplier 24, in which the result is multiplied with 1/N from a 1/N table 25 to obtain (DN-D0)/N, it is fetched by a latch 27 as a difference STEP per one sample. The difference STEP from the latch 27 is sequentially accumulated to data p-1 of one preceding word from a one-sample delay element 18 to obtain linearly interpolation data of an error work in (N-1) words.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、ディジタル・オーディ
オ機器やディジタル・ビデオ機器等での再生データをエ
ラー訂正した後に訂正しきれなかったエラーワードにつ
いて直線補間を行うための直線補間装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a linear interpolation device for performing linear interpolation on an error word which has not been completely corrected after error correction of reproduction data in digital audio equipment, digital video equipment and the like.

【0002】[0002]

【従来の技術】一般にディジタル・オーディオ信号やデ
ィジタル・ビデオ信号のテープレコーダあるいはディス
クプレーヤ等において、記録データには予めエラー訂正
符号化処理が施されており、再生時には、このエラー訂
正符号を用いてエラー訂正処理を施している。しかしな
がら、例えばエラーが多くエラー訂正能力を超えた場合
には、訂正しきれなかったエラーワードが残り、これら
のエラーワードを他の部分のセーフワード、すなわちエ
ラー無しのワードや正しく訂正されたワードに基づいて
補間することが必要とされる。
2. Description of the Related Art Generally, in a tape recorder or a disc player of a digital audio signal or a digital video signal, recorded data is subjected to an error correction coding process in advance, and this error correction code is used at the time of reproduction. Error correction processing is performed. However, if there are many errors and the error correction capability is exceeded, uncorrectable error words remain, and these error words become safe words in other parts, that is, error-free words and correctly corrected words. It is required to interpolate based on.

【0003】特に、ディジタル・テープレコーダにおい
ては、テープのドロップアウトやヘッドの目詰まり等の
ために、同時に多数のエラーが発生することがあり、エ
ラー訂正能力を超えて訂正できなかったエラーワードが
残存することがある。
In particular, in a digital tape recorder, a large number of errors may occur at the same time due to tape dropout, head clogging, etc., and error words that could not be corrected beyond the error correction capability. May remain.

【0004】[0004]

【発明が解決しようとする課題】ところで従来において
は、回路構成を簡略化するために、1ワードのエラーに
ついては平均値補間し、2ワード以上のエラーについて
は前値ホールドした後で最後だけ平均値補間するような
処理を施すことが多い。この方法は、単純な回路で済む
が、エラーの連続数が多くなると耳障りな音となってし
まうという欠点があった。
By the way, in the prior art, in order to simplify the circuit configuration, an average value is interpolated for an error of 1 word and an average value is averaged only for the last error after holding the previous value for an error of 2 words or more. In many cases, processing such as value interpolation is performed. This method requires a simple circuit, but has a drawback in that if the number of consecutive errors increases, the sound becomes jarring.

【0005】このため、連続するエラーを直線的に補間
する方法が考えられている。この直線補間によれば、例
えばオーディオ信号の場合、特に低い周波数の信号では
補間されたことに気付きにくくなり、聴感的な歪感を低
減することができる。
Therefore, a method of linearly interpolating continuous errors has been considered. According to this linear interpolation, for example, in the case of an audio signal, it becomes difficult to notice that the signal is interpolated particularly with a signal having a low frequency, and it is possible to reduce the audible distortion.

【0006】この直線補間を実現するためには、乗算器
や加減算器、メモリ等が必要とされるが、例えば同じ機
器のディジタル信号系で用いられるディジタルフィルタ
等のハードウェアを時分割で共用することが考えられ
る。
In order to realize this linear interpolation, a multiplier, an adder / subtractor, a memory, etc. are required. For example, hardware such as a digital filter used in a digital signal system of the same device is shared by time division. It is possible.

【0007】しかしながら、従来の直線補間は、補間デ
ータの1サンプル毎に内分計算を行っているため、演算
回数が多くなりがちであり、共用ハードウェアを時分割
使用する場合には、高速素子の使用等の余裕を見た設計
が必要とされ、また演算回数が多いため消費電力が増大
するという欠点もある。また、直線補間できる限度を超
えると、それ以前のエラーは前置ホールドされることが
多く、長い連続エラーが多いとホールド等によるノイズ
・歪のパワーが増えてしまうという問題があった。さら
に、強制的にミューティングをかけるときには、ホール
ドされた値と無音(0レベル)との段差でクリック音が
発生することもあった。
However, in the conventional linear interpolation, since the internal division calculation is performed for each sample of the interpolation data, the number of calculations tends to increase, and when the shared hardware is used in time division, a high speed element is used. However, there is also a drawback that power consumption increases due to the large number of calculations. Further, if the linear interpolation is exceeded, errors before that are often pre-held, and if there are many long continuous errors, there is a problem that the power of noise and distortion due to hold increases. Further, when the muting is forcibly applied, a click sound may be generated at the step between the held value and the silent (0 level).

【0008】本発明は、このような実情に鑑みてなされ
たものであり、演算量や消費電力を減らすことができ、
長い連続エラー時での補間による歪のパワーを減らすこ
とができ、強制的にミューティングをかける場合でもク
リック音発生等の悪影響を防止し得るような直線補間装
置の提供を目的とする。
The present invention has been made in view of such circumstances, and can reduce the amount of calculation and power consumption,
It is an object of the present invention to provide a linear interpolation device capable of reducing the power of distortion due to interpolation at the time of a long continuous error and preventing an adverse effect such as click sound generation even when muting is forcibly applied.

【0009】[0009]

【課題を解決するための手段】本発明に係る直線補間装
置は、N−1個の連続するエラーワードを挟む2つのセ
ーフワードの各値の差を該2つのセーフワードのサンプ
ル間隔Nで除算して1サンプル分の差分値(これをSTEP
とする)を求め、上記連続するエラーワードの最初のエ
ラーワードの直前のセーフワード(最後のセーフワー
ド)に順次上記差分値(STEP)を累積加算して上記N−
1個のエラーワードを補間することにより、上述の課題
を解決する。
A linear interpolation device according to the present invention divides a difference between respective values of two safe words sandwiching N-1 consecutive error words by a sample interval N of the two safe words. Then, the difference value for 1 sample (
Then, the difference value (STEP) is sequentially accumulated and added to the safe word (last safe word) immediately before the first error word of the continuous error words, and N-
The above problem is solved by interpolating one error word.

【0010】ここで、上記サンプル間隔Nでの除算につ
いては、Nの逆数1/Nのテーブルを用いて1/Nを乗
算することにより上記差分値(STEP)を求めるようにす
ればよい。また、上記2つのセーフワードの間隔Nを、
プライオリティ・エンコーダを用いて求めることが好ま
しい。
Here, for the division by the sample interval N, the difference value (STEP) may be obtained by multiplying 1 / N using a table of the reciprocal 1 / N of N. In addition, the interval N between the two safe words
It is preferable to use a priority encoder.

【0011】次に、本発明に係る直線補間装置は、上述
したような構成を有する直線補間装置において、上記連
続するエラーワードが所定のワード数(例えば8ワー
ド)を越えた場合に、該連続するエラーワードの最初の
エラーワードの直前のセーフワードから0レベル(例え
ばオーディオの場合には無音レベル)に向かって直線補
間し、0レベルに達した後は0レベルに保持し続ける
(例えば無音にし続ける)ことにより、上述の課題を解
決する。
Next, the linear interpolating apparatus according to the present invention is a linear interpolating apparatus having the above-mentioned configuration, wherein when the number of consecutive error words exceeds a predetermined number of words (for example, 8 words), the consecutive Linear interpolation is performed from the safe word immediately before the first error word of the error word to 0 level (for example, silence level in the case of audio), and after reaching 0 level, it is kept at 0 level (for example, silence is set). By continuing), the above problems are solved.

【0012】このとき、上記連続するエラーワードの最
初のエラーワードの直前のセーフワードから0レベルに
向かって直線補間している途中または0レベルに達した
後であって、上記所定のワード数(例えば8ワード)だ
け後に新たなセーフワードが現れる場合に、現在の補間
値あるいは0値と上記新たなセーフワードの値とを用い
て直線補間することが好ましい。
At this time, the predetermined number of words (while the linear interpolation is performed from the safe word immediately before the first error word of the continuous error words toward the 0 level or after reaching the 0 level). If a new safe word appears after only 8 words, it is preferable to perform linear interpolation using the current interpolation value or 0 value and the value of the new safe word.

【0013】また、サンプルデータを強制的に0レベル
に落としたい場合、例えばオーディオ信号の場合のミュ
ーティングをかけたい場合に、連続エラーワードとみな
す信号を与えて直線補間で0レベル(例えば無音)とつ
なぐことが考えられる。
When it is desired to forcibly drop the sample data to the 0 level, for example, to perform muting in the case of an audio signal, a signal regarded as a continuous error word is given and linear interpolation is performed at the 0 level (silence). It is possible to connect with.

【0014】[0014]

【作用】直線補間する際に、各サンプル毎に内分計算す
る必要がなく、上記算出された1サンプル当たりの差分
値(STEP)を最後のセーフワード(連続するエラーワー
ドの最初のエラーワードの直前のセーフワード)に順次
累積的に加算してゆくことにより、各エラーワード毎の
直線補間データを求めることができる。従って、演算量
と消費電力を減らすことができる。また、連続エラーワ
ードが所定ワード数(例えば8ワード)を超えた場合
に、0レベル(例えば無音)との間を直線補間して、そ
の先あるいは手前を0レベル(例えば無音)とすること
により、補間による歪のパワーを減らすことができ、強
制的に0レベルに落とす(例えばミューティングをかけ
る)場合にも連続エラーを与えることで直線的に0レベ
ル(例えば無音)とつないでスルーレートを制限するこ
とができる。また、セーフワードの上記サンプル間隔N
を、プライオリティ・エンコーダを用いることにより、
容易に求めることができる。
When the linear interpolation is performed, it is not necessary to internally calculate each sample, and the difference value (STEP) calculated for each sample is used as the final safe word (for the first error word of consecutive error words). The linear interpolation data for each error word can be obtained by sequentially cumulatively adding to the immediately preceding safe word). Therefore, the amount of calculation and power consumption can be reduced. Further, when the number of consecutive error words exceeds a predetermined number of words (for example, 8 words), linear interpolation is performed between the continuous error word and 0 level (for example, silence), and the point before or before is set to 0 level (for example, silence). , It is possible to reduce the power of distortion due to interpolation, and even when it is forcibly dropped to 0 level (for example, muting), a continuous error is given to linearly connect it to 0 level (for example, silence) to increase the slew rate. Can be restricted. Also, the sample interval N of the safe word
By using the priority encoder,
It can be easily requested.

【0015】[0015]

【実施例】以下、本発明の好ましい実施例について、図
面を参照しながら説明する。図1は、例えばDAT(デ
ィジタル・オーディオ・テープレコーダ)に適用して好
適な本発明に係る直線補間装置の一実施例の概略構成の
シグナルフローを示すブロック図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a signal flow of a schematic configuration of an embodiment of a linear interpolation device according to the present invention which is suitable for application to, for example, a DAT (digital audio tape recorder).

【0016】この図1において、複数のサンプリング周
期のディレイ素子やワード単位のシフトレジスタの機能
を有するFIFOメモリ10の各入力端子11及び12
には、サンプルデータDin及びエラーフラグEinがそれ
ぞれ供給されている。すなわち、エラー訂正符号等が付
された例えば再生データ等に対してエラー訂正処理を施
すことによって、エラー訂正できなかったエラーワード
に対してエラーフラグがセットされ、このようなエラー
ワードを含むサンプルデータDinと、各サンプル毎のエ
ラーフラグEinとが、各入力端子11、12に供給され
ている。FIFOメモリ10は、サンプリング周期のデ
ィレイ素子が9段縦続接続された構成を有しており、各
タップのエラーフラグ出力E0 〜E8 がコントロール回
路13に送られて、このコントロール回路13から後述
する補間のパターンに応じた各種のコントロール信号が
端子14〜14から出力されるようになっている。
In FIG. 1, input terminals 11 and 12 of a FIFO memory 10 having a function of a delay element having a plurality of sampling periods and a word-unit shift register.
Is supplied with sample data D in and error flag E in , respectively. That is, by performing an error correction process on, for example, reproduction data to which an error correction code or the like is added, an error flag is set for an error word that cannot be error-corrected, and sample data including such an error word is set. D in and the error flag E in for each sample are supplied to the input terminals 11 and 12. The FIFO memory 10 has a configuration in which delay elements having a sampling period are cascaded in nine stages, and error flag outputs E 0 to E 8 of each tap are sent to a control circuit 13, which will be described later. Various control signals corresponding to the interpolation pattern are output from the terminals 14 to 14.

【0017】9段のFIFOメモリ10に供給され順次
1サンプルずつ遅延されることにより各タップに現れる
データをD0 、D1 、・・・、D8 とするとき、9サン
プル分遅延されたデータD0 がFIFOメモリ10から
出力される。この現在データD0 は切換スイッチ15の
被選択端子aに送られ、切換スイッチ15からの出力は
切換スイッチ16の被選択端子aに送られている。この
切換スイッチ16からの出力が、補間データ出力Dout
として出力端子17を介して取り出されると共に、1サ
ンプル遅延素子18に送られる。切換スイッチ16の被
選択端子bには、ミュートのための0レベルのデータ
(0データ)が供給されている。
When the data supplied to the 9-stage FIFO memory 10 and sequentially delayed by one sample are represented as D 0 , D 1 , ..., D 8 , the data delayed by 9 samples is used. D 0 is output from the FIFO memory 10. This current data D 0 is sent to the selected terminal a of the changeover switch 15, and the output from the changeover switch 15 is sent to the selected terminal a of the changeover switch 16. The output from the changeover switch 16 is the interpolation data output D out.
Is output via the output terminal 17 and is sent to the 1-sample delay element 18. To the selected terminal b of the changeover switch 16, 0 level data (0 data) for mute is supplied.

【0018】9段のFIFOメモリ10の各タップのデ
ータD0 〜D8 の内、データD2 〜D7 は切換スイッチ
20の各被選択端子a〜fに、またデータD8 は切換ス
イッチ21の被選択端子aを介し切換スイッチの被選択
端子gに、それぞれ送られている。切換スイッチ21の
被選択端子bには0データが供給されている。切換スイ
ッチ20は、入力端子22に供給されるサンプル数Nを
示す信号に応じて切換制御され、N=2のとき被選択端
子aに切換制御され、以下順次Nが増加する毎に被選択
端子b、c、・・・に切換制御され、N=8のとき被選
択端子gに切換制御される。上記サンプル数Nは、現在
のサンプルデータから数えて最初に現れるセーフワード
(エラーでないワード)までの間隔を示している。この
サンプル数Nに応じて選択された切換スイッチ20から
のデータをDN とする。
Of the data D 0 to D 8 of each tap of the 9-stage FIFO memory 10, the data D 2 to D 7 are to the selected terminals a to f of the changeover switch 20, and the data D 8 is the changeover switch 21. Are sent to the selected terminal g of the changeover switch through the selected terminal a of the above. 0 data is supplied to the selected terminal b of the changeover switch 21. The change-over switch 20 is switch-controlled according to a signal indicating the number N of samples supplied to the input terminal 22, and is controlled to be a selected terminal a when N = 2. , b, c, ..., And when N = 8, the selected terminal g is switched. The number of samples N indicates the interval from the current sample data to the first safe word (word that is not an error) that appears when counting. The data from the changeover switch 20 selected according to the number N of samples is set as D N.

【0019】切換スイッチ20からの上記データD
N は、減算器23に送られて上記現在の出力データD0
が減算され、この減算出力データDN −D0 が乗算器2
4に送られる。乗算器24には、上記サンプル数Nによ
り1/Nテーブル25から読み出された1/Nの値が供
給されており、これらが乗算されて、(DN −D0 )/
Nの値がステップ値STEPとして取り出され、切換スイッ
チ26の被選択端子aを介してSTEPラッチ回路27に送
られる。切換スイッチ26の被選択端子bには0データ
が供給されている。STEPラッチ回路27にはステップ・
ラッチ・イネーブル信号STEP・LEが供給されており、こ
の信号STEP・LEに応じて書き込み(ラッチ)が行われ
る。STEPラッチ回路27からの出力STEPは、加算器29
に送られて上記1サンプル遅延素子18からの出力デー
タD-1と加算され、D-1+STEPとなって、上記切換スイ
ッチ15の被選択端子bに送られている。
The data D from the changeover switch 20
N is sent to the subtractor 23 and the current output data D 0
Is subtracted, and the subtraction output data D N -D 0 is added to the multiplier 2
Sent to 4. The multiplier 24 is supplied with the value of 1 / N read from the 1 / N table 25 by the number of samples N, and these are multiplied to obtain (D N −D 0 ) /
The value of N is taken out as a step value STEP and sent to the STEP latch circuit 27 via the selected terminal a of the changeover switch 26. 0 data is supplied to the selected terminal b of the changeover switch 26. STEP latch circuit 27
The latch enable signal STEP.LE is supplied, and writing (latch) is performed according to the signal STEP.LE. The output STEP from the STEP latch circuit 27 is the adder 29.
Is sent to the selected terminal b of the changeover switch 15 and is added to the output data D -1 from the 1-sample delay element 18 to obtain D -1 + STEP.

【0020】このような構成の直線補間装置における各
種補間パターンに応じた詳細な動作については、図2〜
図11を参照しながら説明するが、図1の構成の概略的
な動作について簡単に説明すると、現在のワードのデー
タD0 がセーフであればそのまま出力端子17から出力
するが、エラーならば1サンプル前のデータD-1と上記
STEPとを加算して出力する。ミュートのときには、切換
スイッチ16を被選択端子b側に切換制御して0を出力
する。またSTEP、すなわち(DN −D0 )/Nは、連続
するエラーワードを挟む2つのセーフワードの各値の差
N −D0 をサンプル間隔Nで除算した1サンプル分の
差分値であり、新しいSTEPを求めるときには、セーフの
間隔Nに応じてD2 〜D8 または0より選んだDN から
出力データのD0 を減算し、Nの逆数1/Nを乗算した
値でSTEPを書き換える。ミュートのときは切換スイッチ
26を被選択端子bに切換制御して0をラッチする。
Detailed operation according to various interpolation patterns in the linear interpolation device having such a configuration will be described with reference to FIGS.
As will be described with reference to FIG. 11, the schematic operation of the configuration of FIG. 1 will be briefly described. If the data D 0 of the current word is safe, it is output from the output terminal 17 as it is, but if it is an error, 1 is output. Data D- 1 before sample and above
Add STEP and output. When muted, the changeover switch 16 is controlled to change to the selected terminal b side and 0 is output. STEP, that is, (D N −D 0 ) / N is a difference value for one sample obtained by dividing the difference D N −D 0 between the values of two safe words sandwiching a continuous error word by the sample interval N. , When obtaining a new STEP, D 0 of the output data is subtracted from D N selected from D 2 to D 8 or 0 according to the safe interval N, and STEP is rewritten with a value obtained by multiplying the reciprocal 1 / N of N. .. In the case of mute, the selector switch 26 is controlled to be switched to the selected terminal b and 0 is latched.

【0021】次に、直線補間の各種パターンについて、
図2〜図11を参照しながら説明する。以下の説明にお
いて、Nは現在の出力データD0 の後に現れる最初のセ
ーフデータまでの間隔(ワード数)を示している。ま
た、1ワード前の値にSTEPを加算してエラーワードを補
間している。図2〜図11において、各サンプルデータ
の丸印「○」をセーフワード、バツ印「×」をエラーワ
ード、三角印「△」を補間するワード、四角印「□」を
セーフワードまたは補間されたワードとそれぞれしてい
る。
Next, regarding various patterns of linear interpolation,
This will be described with reference to FIGS. In the following description, N indicates the interval (word number) to the first safe data appearing after the current output data D 0 . Further, the error word is interpolated by adding STEP to the value one word before. 2 to 11, circles "○" of each sample data are safe words, crosses "x" are error words, triangles "△" are interpolated words, squares "□" are safe words or interpolated. And each word.

【0022】図2〜図5は現在データD0 がセーフの場
合を示し、次のセーフワードまでの間隔Nについて、N
=1のときの状態Saを図2に、2≦N≦8のときの状
態Sbを図3及び図4に、9≦Nのときの状態Scを図
5に、それぞれ示している。また、図6〜図11は現在
のワードがエラーの場合を示し、1≦N≦7のときの状
態Sd1を図6及び図7に、N=8のときの状態Seを図
8及び図9に、9≦Nでかつ最後のセーフワード(連続
するエラーワードの内の最初のエラーワードの直前のセ
ーフワード)が7ワード以内前のときの状態Sd2を図1
0に、9≦Nでかつ最後のセーフワードが8ワード以上
前のときの状態Sfを図11に、それぞれ示している。
2 to 5 show the case where the current data D 0 is safe, and the interval N to the next safe word is N
2 shows the state Sa when = 1, the state Sb when 2 ≦ N ≦ 8 is shown in FIGS. 3 and 4, and the state Sc when 9 ≦ N is shown in FIG. 6 to 11 show the case where the current word is in error. The state Sd1 when 1 ≦ N ≦ 7 is shown in FIGS. 6 and 7, and the state Se when N = 8 is shown in FIGS. FIG. 1 shows the state Sd2 when 9 ≦ N and the last safe word (the safe word immediately before the first error word in consecutive error words) is within 7 words.
FIG. 11 shows the state Sf when 0 ≦ 9 ≦ N and the last safe word is 8 words or more before.

【0023】先ず、現在出力データD0 がセーフでN=
1のときの状態Saを示す図2の場合には、現在ワード
0 も次のワードD1 もセーフなので、補間は行わな
い。
First, the current output data D 0 is safe and N =
In the case of FIG. 2 showing the state Sa at the time of 1, interpolation is not performed because the current word D 0 and the next word D 1 are safe.

【0024】次に、現在出力データD0 がセーフで、次
のセーフワードまでの間隔Nが2≦N≦8のときの状態
Sbを示す図3及び図4の場合には、D0 からDN に向
かってN−1ワードのエラーワードを補間するために、
N −D0 をN等分して、1サンプル当たりの差分値で
ある上記STEP=(DN −D0 )/Nを求めておく。ここ
で、図3はN=2の場合、図4はN=8の場合をそれぞ
れ示している。この処理を行った後は、図6、図7に示
す状態Sd1に進むことになる。
Next, in the case of FIGS. 3 and 4, which shows the state Sb when the current output data D 0 is safe and the interval N to the next safe word is 2 ≦ N ≦ 8, in the case of D 0 to D to interpolate the error word of N-1 word towards the N,
D N −D 0 is divided into N equal parts to obtain the above-mentioned STEP = (D N −D 0 ) / N which is a difference value per sample. Here, FIG. 3 shows the case of N = 2, and FIG. 4 shows the case of N = 8. After performing this process, the process proceeds to the state Sd1 shown in FIGS.

【0025】現在出力データD0 がセーフで、次のセー
フワードまでの間隔Nが9ワード以上(9≦N)のとき
の状態Scを示す図5の場合には、8ワード後のエラー
ワードD8 を0とみなして、0に向かって8ワード補間
する。このため、0−D0 、すなわち−D0 を8等分し
てSTEP=−D0 /8を求めておく。この処理を行った後
は、8ワード後にセーフワードが現れなければ、図10
に示す状態Sd2のように0に向かい、図11に示す状態
Sfのように0に達するが、セーフワードが現れれば、
図8、図9に示す状態eのように途中からセーフワード
に向かって再度8ワード補間する。
In the case of FIG. 5 showing the state Sc when the current output data D 0 is safe and the interval N to the next safe word is 9 words or more (9 ≦ N), the error word D after 8 words 8 is regarded as 0, and 8 words are interpolated toward 0. Therefore, 0-D 0, that is, the -D 0 8 equal parts previously obtained the STEP = -D 0/8. After this processing, if the safe word does not appear 8 words later,
As shown in the state Sd2 in Fig. 11, it goes to 0, and as in the state Sf in Fig. 11, it reaches 0, but if a safe word appears,
As in the state e shown in FIGS. 8 and 9, eight words are interpolated again toward the safe word from the middle.

【0026】次に、現在ワードがエラーで、次のセーフ
ワードまでの間隔Nが1≦N≦7のときの状態Sd1を示
す図6及び図7の場合には、DN に向かう1サンプル当
たりの差分値STEPが上記状態Sbあるいは後述する状態
Seで既に求められているので、1サンプル前のデータ
-1に該STEPを加算して現在データD0 を求め、エラー
ワードと置き換えることにより補間する。ここで、図6
はN=1の例を、図7はN=7の例をそれぞれ示してい
る。
Next, in the case of FIG. 6 and FIG. 7 showing the state Sd1 when the current word is in error and the interval N to the next safe word is 1 ≦ N ≦ 7, per sample toward D N Since the difference value STEP of is already obtained in the state Sb or the state Se which will be described later, the step is added to the data D −1 one sample before to obtain the current data D 0 and the interpolation is performed by replacing the error word To do. Here, FIG.
Shows an example of N = 1, and FIG. 7 shows an example of N = 7.

【0027】現在ワードがエラーで、次のセーフワード
までの間隔Nが8となるときには、これまでの旧STEPと
しての0データに向かう差分値から、上記セーフワード
に向かう新STEPの差分値に変更することが必要となる。
具体的には、図8に示すように、上記状態Sc、後述す
る状態Sd2により8ワード補間で0に向かう途中で、あ
るいは図9に示すように、後述する状態Sfを介して0
に達した後に、現在のワードの後方の8ワード目にセー
フワードD8 が現れた場合、現在のワードを今までの8
ワード補間のための旧STEPを用いて補間した後、この補
間された現在出力データD0 とセーフワードD8 との差
8 −D0 を8等分して、次からの補間に用いる新STEP
=(D8 −D0 )/8を求める。この処理を行った後
は、上記状態Sd1に進む。
When the current word is in error and the interval N to the next safe word is 8, the difference value toward the 0 data as the old STEP up to now is changed to the difference value of the new STEP toward the safe word. Will be required.
Specifically, as shown in FIG. 8, the state Sc and the state Sd2 to be described later are used to move to 0 by 8-word interpolation, or as shown in FIG.
If the safe word D 8 appears in the 8th word after the current word after reaching, the current word is changed to the previous 8 words.
After interpolation using old STEP for word interpolate the difference D 8 -D 0 with which the interpolated current output data D 0 and Safewords D 8 8 equal portions, new used for interpolation from the following STEP
= Request (D 8 -D 0) / 8 . After performing this process, the process proceeds to the state Sd1.

【0028】次に、現在ワードがエラーで、次のセーフ
ワードまでの間隔Nが9以上(9≦N)であり、かつ最
後のセーフワード(連続エラーの直前のセーフワード)
が7ワード以内前となるときの状態Sd2の場合には、図
10に示す上記最後のセーフワードが7ワード前の例の
ように、8ワード補間で0へ向かう途中なので、D-1
STEPを加算してD0 を求める。
Next, the current word is in error, the interval N to the next safe word is 9 or more (9≤N), and the last safe word (the safe word immediately before the continuous error).
In the case of the state Sd2 when is before 7 words, the last safe word shown in FIG. 10 is on the way to 0 by 8-word interpolation as in the example of 7 words before, so D -1 is set.
Add STEP to obtain D 0 .

【0029】これに対して、現在ワードがエラーで、次
のセーフワードまでの間隔Nが9以上(9≦N)であ
り、かつ最後のセーフワードが8ワード以上前となると
きの状態Sfの場合には、図11に示す上記最後のセー
フワードが8ワード前の例のように、8ワード補間で0
に達した後なので、D0 =0とし、次に上記状態Seの
ように8ワード後にセーフワードが現れるときの補間演
算のために、STEP=0としておく。
On the other hand, when the current word is in error, the interval N to the next safe word is 9 or more (9≤N), and the last safe word is 8 words or more before, the state Sf In this case, the last safe word shown in FIG. 11 is 0 in 8-word interpolation as in the example of 8 words before.
Since 0 is reached, D 0 = 0 is set, and STEP = 0 is set for the interpolation calculation when a safe word appears 8 words later as in the above state Se.

【0030】図12は、以上説明した各状態Sa〜Sf
の間の状態遷移図を示しており、これらの各状態Sa〜
Sfの間の遷移の様子が明らかとなっている。
FIG. 12 shows the states Sa to Sf described above.
The state transition diagram between FIG.
The state of the transition between Sf is clear.

【0031】次に、上述した直線補間のためのハードウ
ェアを、ディジタル・フィルタを構成するためのハード
ウェアと共用した場合の具体例について、図13〜図1
7を参照しながら説明する。
Next, a concrete example in which the above-mentioned hardware for linear interpolation is shared with the hardware for constructing a digital filter will be described with reference to FIGS.
This will be described with reference to 7.

【0032】図13は、上記ハードウェアの内のデータ
を取り扱う部分を示している。このデータ部分は、入出
力回路及びマイクロプログラムで動くALU(算術論理
演算ユニット)とデータRAMから成っており、基本的
にはスロット・クロック単位で処理される。この図13
中のブロックに供給される各制御信号の内、OEは出力
(アウトプット)イネーブルを、LEはラッチ・イネー
ブルを、RDは読み出し(リード)を、WRは書き込み
(ライト)を、CLEはクリアを、SELはセレクトを
それぞれ示している。
FIG. 13 shows a portion of the above hardware which handles data. This data portion is composed of an input / output circuit and an ALU (arithmetic logic operation unit) that operates by a microprogram, and a data RAM, and is basically processed in slot clock units. This FIG.
Among the control signals supplied to the inner block, OE is output enable, LE is latch enable, RD is read (read), WR is write (write), and CLE is clear. , SEL indicate select, respectively.

【0033】入力端子101には、エラー訂正処理機能
を有するデコーダからのエラー訂正されたデータ及びエ
ラーフラグが供給されており、データがデコーダ・バッ
ファ102を介し、SRバス110を介して、入力ラッ
チ111に取り込まれる。入力ラッチ111にラッチさ
れたデータは、DFバス120を通ってデータRAM1
13に送られて書き込まれる。このデータRAM113
は、端子114からのアドレス(ADRS)によりアクセス
される。DFバス120に出されたデータは、レジスタ
のラッチ・イネーブル信号 Reg・LEによって入力レジス
タ121に取り込むことができる。
The input terminal 101 is supplied with error-corrected data and an error flag from a decoder having an error correction processing function. The data is input to the input / output latch via the decoder / buffer 102 and the SR bus 110. It is taken in by 111. The data latched in the input latch 111 passes through the DF bus 120 to the data RAM 1
It is sent to 13 and written. This data RAM 113
Are accessed by the address (ADRS) from the terminal 114. The data output to the DF bus 120 can be taken in the input register 121 by the latch enable signal Reg.LE of the register.

【0034】前置加算器(プリアダー)122には、マ
ルチプレクサ123で選択された出力xと、マルチプレ
クサ124で選択された出力yとが供給されて、これら
が加算される。マルチプレクサ123は、入力レジスタ
121からの出力、データRAM113からDFバス1
20を介した出力、アキュームレータ130からの出
力、入力レジスタ121の反転出力、及びオール0から
選んで切り換え、出力xとして取り出すことができる。
この選択制御信号を SEL・x とする。入力レジスタ12
1の反転出力が選ばれたときは、前置加算器122の最
下位ビット(LSB)のキャリー入力C0 を1にして減
算ができるようにする。マルチプレクサ124は、入力
レジスタ121からの出力、データRAM113からD
Fバス120を介した出力、STEPラッチ127からの出
力、及びオール0から選んで切り換えることができる。
この選択制御信号を SEL・y とし、出力をyとする。
An output x selected by the multiplexer 123 and an output y selected by the multiplexer 124 are supplied to the pre-adder (pre-adder) 122, and these are added. The multiplexer 123 outputs the data from the input register 121 and the data RAM 113 to the DF bus 1
It is possible to select and switch from the output via 20, the output from the accumulator 130, the inverted output of the input register 121, and all 0, and take out as the output x.
This selection control signal is SEL x. Input register 12
When the inverted output of 1 is selected, the carry input C 0 of the least significant bit (LSB) of the pre-adder 122 is set to 1 to enable subtraction. The multiplexer 124 outputs the data from the input register 121 and the data RAM 113 to D.
The output can be selected from the output via the F bus 120, the output from the STEP latch 127, and all 0.
This selection control signal is SEL · y and the output is y.

【0035】前置加算器122からの加算出力は、オー
バーフロー・リミッタ125と、乗算器131のAレジ
スタA-Reg とにそれぞれ送られる。このAレジスタA-Re
g には1ビットだけシフトダウンされて、すなわち1/
2にされて入力される。オーバーフロー・リミッタ12
5からの出力は、STEPラッチ127に送られると共に、
ALUバッファ126を介してDFバス120に送ら
れ、データRAM113や出力ラッチ112に書き込ま
れる。出力ラッチ112からのデータは、SRバス11
0を通ってシフトレジスタ103に送られてパラレル/
シリアル変換され、最上位ビット(MSB)ファースト
でD/A変換器等に出力される。なお、STEPラッチ12
7は、上記図1のSTEPラッチ27に対応し、STEP・LE信
号に応じてラッチされる。
The addition output from the pre-adder 122 is sent to the overflow limiter 125 and the A register A-Reg of the multiplier 131, respectively. This A register A-Re
g downshifted by 1 bit, ie 1 /
2 is input. Overflow limiter 12
The output from 5 is sent to the STEP latch 127,
It is sent to the DF bus 120 via the ALU buffer 126 and written in the data RAM 113 or the output latch 112. The data from the output latch 112 is the SR bus 11
0 is sent to the shift register 103 through parallel /
The data is serially converted and output to the D / A converter or the like in the most significant bit (MSB) first. In addition, STEP latch 12
Reference numeral 7 corresponds to the STEP latch 27 of FIG. 1 and is latched according to the STEP / LE signal.

【0036】上記乗算器131のBレジスタB-Reg に
は、係数COEFが入力される。乗算器131のA、B各レ
ジスタA-Reg 、B-Reg には、上記スロット・クロックの
2倍の周期のクロックが与えられ、取り込まれた内容を
乗算した結果がアキュームレータ加算器132に送られ
る。アキュームレータ加算器132のもう一方の入力端
子には、カスケード・マルチプレクサ133からの出力
が供給される。カスケード・マルチプレクサ133は、
アキュームレータ130からの出力とクリア状態のオー
ル0とを選択できる。アキュームレータ加算器132か
らの加算出力はアキュームレータ130に入力され、乗
算器131の各レジスタA-Reg 、B-Reg と同じクロック
で取り込まれる。
The coefficient COEF is input to the B register B-Reg of the multiplier 131. A clock having a cycle twice as long as the slot clock is given to each of the A and B registers A-Reg and B-Reg of the multiplier 131, and the result of multiplying the fetched contents is sent to the accumulator adder 132. .. The output from the cascade multiplexer 133 is supplied to the other input terminal of the accumulator adder 132. The cascade multiplexer 133 is
The output from the accumulator 130 and all 0s in the clear state can be selected. The addition output from the accumulator adder 132 is input to the accumulator 130, and is fetched at the same clock as the registers A-Reg and B-Reg of the multiplier 131.

【0037】次に図14は、上記ハードウェアの内のコ
ントロール信号を取り扱う部分を示している。このコン
トロール部分では、乗算器の係数(COEF)、データRA
Mのアドレス(ADRS)、及び上記ALU(算術論理演算
ユニット)部への各種コントロール信号を生成する。
Next, FIG. 14 shows a part of the above hardware which handles a control signal. In this control part, multiplier coefficient (COEF), data RA
The M address (ADRS) and various control signals to the ALU (arithmetic logic operation unit) unit are generated.

【0038】マイクロ・プログラムは、係数RAM15
1、アドレスRAM152、及びオペレーションRAM
153にそれぞれの内容が格納されるようになってお
り、これらのRAM151、152、153のアドレス
は、スロット・カウンタ155からのカウント出力によ
り与えられる。これらのRAM151、152、153
へのマイクロ・プログラムの各内容は、外部から転送さ
れて格納される。スロット・カウンタ155はスロット
・クロックをカウントして歩進し、周波数fsのサンプ
リング周期で一周する。係数RAM151の係数は、ス
ロット・クロックの2倍の周期で変化するので、係数R
AM151にはスロット・カウンタ155からの出力の
最下位ビット(LSB)を除いたものを与える。
The micro program is a coefficient RAM 15
1, address RAM 152, and operation RAM
The contents of each are stored in 153, and the addresses of these RAMs 151, 152, 153 are given by the count output from the slot counter 155. These RAMs 151, 152, 153
Each of the contents of the micro-program is transferred externally and stored. The slot counter 155 counts the slot clock and advances, and makes one round at a sampling period of the frequency fs. Since the coefficient of the coefficient RAM 151 changes in a cycle twice as long as the slot clock, the coefficient R
The AM 151 is provided with the least significant bit (LSB) of the output from the slot counter 155 removed.

【0039】エラーフラグ入力Einをエラー長検出部1
60に入力し、このエラー長検出部160から後述する
4ビットのエラー状態(コンディション)出力をオペレ
ーション・デコーダ170に送る。オペレーションRA
M153からは、補間処理の各タイミングに対応するコ
ードやディジタルフィルタ操作のコード等が出力されて
オペレーション・デコーダ170に送られ、オペレーシ
ョン・デコーダ170では上記ALUの各コントロール
信号に条件デコードする。
The error flag input E in is set to the error length detection unit 1
The error length detection section 160 sends a 4-bit error state (condition) output described later to the operation decoder 170. Operation RA
From M153, a code corresponding to each timing of the interpolation processing, a code of the digital filter operation, etc. are output and sent to the operation decoder 170, and the operation decoder 170 conditionally decodes each control signal of the ALU.

【0040】エラー長検出部160からは、連続するエ
ラーのワード数であるN−1が出力され、このN−1出
力に基づいて1/Nテーブル161で逆数1/Nに変換
して係数マルチプレクサ172に送る。このNは、前述
したように、ステップ値STEPを計算する際における現在
のワードから次のセーフワードまでのサンプル間隔に相
当するものであり、1/Nテーブル161は、現在のワ
ードの値と次のセーフワードの値との差をNで除算する
代わりに、1/Nを乗算することによって計算を簡略化
するためのものである。この1/Nテーブル161とし
てROMを用いる場合の内部データの一例を次の表1に
示す。
The error length detector 160 outputs N-1 which is the number of consecutive error words. Based on this N-1 output, the 1 / N table 161 converts it to the reciprocal 1 / N and the coefficient multiplexer. Send to 172. As described above, this N corresponds to the sample interval from the current word to the next safe word when calculating the step value STEP, and the 1 / N table 161 shows the value of the current word and the next word. This is to simplify the calculation by multiplying by 1 / N, instead of dividing the difference from the value of the safe word of 1 by N. Table 1 below shows an example of internal data when a ROM is used as the 1 / N table 161.

【0041】[0041]

【表1】 [Table 1]

【0042】この表1のN−1を表す3ビット入力(A
0 、A1 、A2 の各反転信号)は、後述するエラー長検
出部160内のプライオリティ・エンコーダから出力さ
れるものであり、この3ビット入力に応じて、B0 〜B
7 の8ビットの係数データが出力される。8ビットのB
7 がMSB(最上位ビット)で20 =1を表し、以下桁
が下がる毎に順次1/2されて、LSB(最下位ビッ
ト)のB0 は2-7、すなわち1/128を表すことにな
る。ここで、上記図13と共に説明したように、前置加
算器(プリアダー)122から乗算器131のAレジス
タA-Reg に1ビット分シフトダウンして(1/2して)
送っていることから、これを補正するために、乗算器1
31のBレジスタB-Reg に送る実際の逆数データとして
は、1/Nを2倍した値2/Nを1/Nテーブル161
から出力するようにしている。なお、1/Nテーブル1
61としては、ROMを用いる代わりに、次の式(1)
に示すような論理式を実現するロジック回路を用いても
よい。
A 3-bit input (A
0 , A 1 , A 2 inverted signals) are output from a priority encoder in the error length detection unit 160, which will be described later, and B 0 to B 0 are input in response to the 3-bit input.
8-bit coefficient data of 7 is output. 8-bit B
7 is the MSB (most significant bit), which represents 2 0 = 1 and is sequentially halved at each lower digit, and B 0 of the LSB (least significant bit) represents 2 -7 , that is, 1/128. become. Here, as described with reference to FIG. 13, the pre-adder (pre-adder) 122 is shifted down by 1 bit to the A register A-Reg of the multiplier 131 (1/2).
Since it is being sent, in order to correct this, the multiplier 1
As the actual reciprocal data to be sent to the B register B-Reg of 31, the value 1 / N is doubled, 2 / N, and the 1 / N table 161.
I am trying to output from. 1 / N table 1
As 61, instead of using a ROM, the following equation (1)
You may use the logic circuit which implement | achieves the logic formulas which are shown in.

【0043】[0043]

【数1】 [Equation 1]

【0044】係数マルチプレクサ172は、逆数1/N
と係数RAM151からの係数出力とを切り換え選択し
て図13の乗算器131のBレジスタB-Reg に送る。ま
た上記N−1出力は、オフセット・マルチプレクサ16
2を介してオフセット加算器176に送られ、アドレス
RAM152からのアドレス出力と加算される。加算器
178は、サンプリング周波数fsの信号をカウントす
るベース・アドレス・カウンタ177からのカウント出
力と、オフセット加算器176からの出力とを加算し
て、アドレス・フリップフロップ179に送る。アドレ
ス・フリップフロップ179からの出力が、図13のデ
ータRAM113にアドレス(ADRS)として送られる。
The coefficient multiplexer 172 calculates the reciprocal 1 / N.
And the coefficient output from the coefficient RAM 151 are switched and selected and sent to the B register B-Reg of the multiplier 131 in FIG. Further, the N-1 output is the offset multiplexer 16
It is sent to the offset adder 176 via 2 and is added to the address output from the address RAM 152. The adder 178 adds the count output from the base address counter 177 that counts the signal of the sampling frequency fs and the output from the offset adder 176, and sends it to the address flip-flop 179. The output from the address flip-flop 179 is sent to the data RAM 113 of FIG. 13 as an address (ADRS).

【0045】次に、図15は、上記エラー長検出部16
0の具体的な内部構成の一例を示すものである。この図
15のエラーフラグ入力Einは、デコーダでのエラー訂
正処理では訂正できなかったエラーワードのフラグがセ
ット状態の「1」となっており、エラーでないワードや
正しく訂正されたセーフワードのエラーフラグがリセッ
ト状態の「0」となっている。このエラー長検出部16
0へのエラーフラグ入力Einは、9ビットのシフトレジ
スタ163に入力され、図16に示すエラーフラグ入力
inが有効となるタイミングに合わせた周波数fsのク
ロックCK1 によりシフトされる。
Next, FIG. 15 shows the error length detector 16
1 shows an example of a specific internal configuration of 0. In the error flag input E in of FIG. 15, the flag of the error word that could not be corrected by the error correction processing in the decoder is set to “1”, and the error of the word that is not an error or the error of the correctly corrected safe word is input. The flag is "0" in the reset state. This error length detection unit 16
The error flag input E in to 0 is input to the 9-bit shift register 163, and is shifted by the clock CK 1 having the frequency fs that matches the timing when the error flag input E in shown in FIG. 16 becomes valid.

【0046】シフトレジスタ163のQ0 〜Q8 出力
は、上記図1のFIFOメモリ10の各エラーフラグE
8 〜E0 にそれぞれ対応しており、これらの内のQ0
7 出力がプライオリティ(優先)エンコーダ164の
0〜7に相当する7つの負入力端子にそれぞれ送られ
る。このプライオリティ・エンコーダ164は、7つの
負入力端子の内、「0」(セーフ)のエラーフラグが入
力された端子の最も大きい数字を優先して3ビットの2
進数データにエンコードし、N−1を表す3ビットの負
論理出力として出力する。すなわち、3ビットの出力端
子は、N=1のとき「000」、N=8のとき「11
1」を出力する。この3ビットが全て「1」であること
をAND回路165で検出して、信号 N8 を作る。
Outputs Q 0 to Q 8 of the shift register 163 are the error flags E of the FIFO memory 10 of FIG.
8 to E 0 respectively, of which Q 0 to
The Q 7 output is sent to each of the seven negative input terminals corresponding to 0 to 7 of the priority encoder 164. This priority encoder 164 gives priority to the highest number of the terminals to which the error flag of "0" (safe) is input, out of the seven negative input terminals.
It is encoded into a base number data and output as a 3-bit negative logic output representing N-1. That is, the 3-bit output terminal is "000" when N = 1 and "11" when N = 8.
1 ”is output. The AND circuit 165 detects that all of these 3 bits are "1" and produces a signal N8.

【0047】シフトレジスタ163のQ8 出力は現在の
サンプルデータのエラーフラグであり、これをコンシー
ル状態(コンディション)信号CONCとして出力する。同
じくQ7 出力は1ワード後のエラーフラグであり、これ
をN1の反転信号として出力する。このN1の反転信号
が「0」のとき、N=1となる。プライオリティ・エン
コーダ164からのQ7 〜Q0 出力、すなわち1ワード
後から8ワード後までのエラーフラグについて、1ワー
ドでも「0」(セーフ)があれば、このプライリティ・
エンコーダのENの反転出力は「0」となり、全て
「1」(エラー)ならば「1」となる。このENの反転
出力をオールエラー状態信号ALERとして出力する。以上
までの動作をまとめると、次の表2のようになる。この
表2における「×」は、「1」、「0」どちらでもよい
(don't care)ことを示している。
The Q 8 output of the shift register 163 is an error flag of the current sample data, and this is output as a concealment condition signal CONC. Also Q 7 output is the error flag after one word, and outputs it as an inverted signal of N1. When the inverted signal of N1 is "0", N = 1. Q 7 to Q 0 output from the priority encoder 164, that is, the error flag after a word until after 8 words, if there is even one word "0" (safe), - the ply utility
The inverted output of EN of the encoder becomes "0", and if all are "1" (error), it becomes "1". The inverted output of EN is output as the all-error state signal ALER. The operation described above is summarized in Table 2 below. "X" in Table 2 indicates that either "1" or "0" may be used (don't care).

【0048】[0048]

【表2】 [Table 2]

【0049】次に、過去も含めたエラー長を検出するた
めに、4ビットのバイナリ・カウンタ166を用いる。
このカウンタ166のクロックには、図16に示すよう
に、上記クロックCK1 と同じ周波数fsだが位相の遅
れているクロックCK2 を用いる。現在のエラーフラグ
状態(CONC)又は未来の8ワード後までのエラーフラグ
状態(ALER)の内に1ワードでもセーフ(「0」)があ
ると、AND回路167の出力が「0」となり、カウン
タ166の反転入力型の同期ロード端子に送られて、初
期値「0111」(すなわち7)がロードされる。1ワ
ードもセーフが無くなると、同期ロード端子が「1」と
なり、カウンタ166はクロックCK2により歩進され
る。1ワードもセーフが無い状態が8ワード続くと、カ
ウンタ166のカウント内容が「1111」(すなわち
16進表示のF)となって、キャリー信号CRY が「1」
となる。このキャリー信号CRY が負論理のカウント・イ
ネーブル端子に送られるから、次にAND回路167の
出力が「0」となるまで、カウンタ166はカウント動
作が停止される。このキャリー信号CRY は、最後のセー
フワードが8ワード以上前で8ワード後までも全てエラ
ーのときに「1」となるので、これをミュート信号MUTE
とする。
Next, a 4-bit binary counter 166 is used to detect the error length including the past.
As the clock of the counter 166, as shown in FIG. 16, a clock CK 2 having the same frequency fs as the clock CK 1 but a delayed phase is used. If even one word is safe (“0”) in the current error flag state (CONC) or the error flag state (ALER) up to 8 words after the future, the output of the AND circuit 167 becomes “0” and the counter It is sent to the synchronous input terminal of the inverted input type of 166 and loaded with the initial value "0111" (that is, 7). When one word is no longer safe, the synchronous load terminal becomes "1" and the counter 166 is advanced by the clock CK 2 . If 8 words continue without being safe even for 1 word, the count content of the counter 166 becomes "1111" (that is, F in hexadecimal notation) and the carry signal CRY becomes "1".
Becomes Since the carry signal CRY is sent to the negative logic count enable terminal, the counting operation of the counter 166 is stopped until the output of the AND circuit 167 becomes "0" next time. This carry signal CRY becomes "1" when the last safe word is more than 8 words before and after 8 words, but all are in error.
And

【0050】ここで、エラー長検出部160から図14
のオペレーション・デコーダ170に送る信号の量を減
らすために、後述するように、上記AND回路165か
らの信号 N8 と、上記ミュート信号MUTEとの排他的論理
和をExOR回路168でとって、信号MX8 として出力
する。この信号MX8 と、上記信号CONCと、上記N1の反
転信号と、上記信号ALERとを、上記オペレーション・デ
コーダ170に送っている。また、プライオリティ・エ
ンコーダ164からの上記N−1を表す3ビットの出力
は、図14のオフセット・マルチプレクサ162を介し
てオフセット加算器176に送ると共に、1/Nテーブ
ル161を介して係数マルチプレクサ172に送ってい
る。なお、図16には、マイクロ・プログラムのタイミ
ング・スロットSLも示している。
Here, from the error length detecting section 160 to FIG.
In order to reduce the amount of signals to be sent to the operation decoder 170, the EXOR circuit 168 obtains the exclusive OR of the signal N8 from the AND circuit 165 and the mute signal MUTE and outputs the signal MX8. Output as. The signal MX8, the signal CONC, the inverted signal of N1 and the signal ALER are sent to the operation decoder 170. Further, the 3-bit output representing N-1 from the priority encoder 164 is sent to the offset adder 176 via the offset multiplexer 162 in FIG. 14 and to the coefficient multiplexer 172 via the 1 / N table 161. sending. Note that FIG. 16 also shows a timing slot SL of the micro program.

【0051】このようなエラー長検出部160の各エラ
ー状態(コンディション)信号をまとめると、次の5ビ
ットとなる。 CONC :現在のワードがエラーのとき「1」、セーフのと
き「0」 N1 :現在の次のワードがエラーのとき「1」、セーフ
のとき「0」 N8 :1ワード後から7ワード後までが全てエラーのと
き「1」、その他のとき「0」 ALER :1ワード後から8ワード後までが全てエラーのと
き「1」、その他のとき「0」 MUTE :最後のセーフワードが8ワード以上前で8ワード
後までもエラーのとき「1」、その他のとき「0」
The respective error status (condition) signals of the error length detecting section 160 are summarized into the following 5 bits. CONC: "1" when the current word is an error, "0" when it is safe N1: "1" when the current next word is an error, "0" when it is safe N8: From 1 word to 7 words Is 1 when all are in error, otherwise it is 0. ALER: If all from 1 word to 8 words are in error, it is 1 and in all other cases it is MUTE: Last safe word is 8 words or more. "1" when there is an error even before 8 words before, "0" at other times

【0052】この5ビットの全てが必須であるわけでは
なく、エラー・コンディション信号の性質を利用してビ
ット数を減らすことができる。すなわち、先ず、 MUTE=1 ならば ALER=1 ALER=1 ならば N8=1 という性質から、この3ビットで4状態しか取り得ない
ので、2ビットにエンコードすることができる。ここ
で、MX8 という信号を、上記MUTEと N8 との排他的論理
和(ExOR)と定義して変換することにより、MX8 と
ALERの2ビットだけで4状態を表すことができる。
Not all of these 5 bits are essential, and the number of bits can be reduced by utilizing the nature of the error condition signal. That is, first, if MUTE = 1, ALER = 1, and if ALER = 1, N8 = 1. Therefore, only 4 states can be obtained with these 3 bits, so that it can be encoded into 2 bits. Here, the signal MX8 is defined as the exclusive OR (ExOR) of MUTE and N8, and is converted to
Only 2 bits of ALER can represent 4 states.

【0053】ここで、元の信号MUTEと N8 とは、Here, the original signals MUTE and N8 are

【0054】[0054]

【数2】 の式により表現できる。他にも、 MUTE=1 ならば CONC=1 N1=1 ならば N8=1 という性質があるが、全部で8状態以下にはできないの
で、CONC、N1、ALER、及びMX8 の4ビットのエラー状態
入力と、タイミング信号とから、補間処理のためのコン
トロール信号を生成するロジックを、図14のオペレー
ション・デコーダ170内部に構成することになる。
[Equation 2] Can be expressed by In addition, if MUTE = 1, CONC = 1 and if N1 = 1, N8 = 1, but since it cannot be set to 8 states or less in total, 4-bit error state of CONC, N1, ALER, and MX8. The logic for generating a control signal for interpolation processing from the input and the timing signal is configured inside the operation decoder 170 of FIG.

【0055】すなわち、次の表3に上記図2〜図12と
共に説明した各補間パターンの状態Sa〜Sfと上記エ
ラー状態(コンディション)信号との関係を、また、表
4に上記各状態Sa〜Sfと補間処理制御(コントロー
ル)信号との関係を、それぞれまとめて示している。こ
れらの表3、表4において、「×」は、どのような信号
でもよい(don't care)ことを示し、各記号CONCやRD等
は、上述した説明中の各エラー状態(コンディション)
信号や、上記図13〜図15と共にした説明中の各制御
(コントロール)信号を示している。
That is, the following Table 3 shows the relationship between the states Sa to Sf of the respective interpolation patterns and the error state (condition) signals described with reference to FIGS. 2 to 12, and Table 4 shows the states Sa to Sf. The relationship between Sf and the interpolation processing control signal is shown collectively. In these Tables 3 and 4, “×” indicates that any signal may be used (don't care), and each symbol CONC, RD, etc. indicates each error state (condition) in the above description.
Signals and respective control signals in the description given with FIGS. 13 to 15 are shown.

【0056】[0056]

【表3】 [Table 3]

【0057】[0057]

【表4】 [Table 4]

【0058】図14のオペレーション・デコーダ170
の内部構成としては、エラー状態信号の内の上述した必
須4ビットの信号、すなわち、CONC、N1、ALER、及びMX
8 に基づいて、マイクロ・プログラムのタイミング・ス
ロットSL毎に、次の数式で表すようなロジックを構成
すればよい。
Operation decoder 170 of FIG.
The internal configuration of the error status signal is the above-mentioned mandatory 4 bit signal, namely CONC, N1, ALER, and MX.
Based on 8, the logic represented by the following formula may be configured for each timing slot SL of the micro program.

【0059】[0059]

【数3】 [Equation 3]

【0060】これらの論理式において、括弧内の数字は
タイミング・スロットの番号を表しており、例えばRD
(1)とは、第1のタイミング・スロットSL1 でのリ
ード制御信号RDを意味している。
In these logical expressions, the numbers in parentheses represent the numbers of timing slots, for example, RD.
(1) means the read control signal RD in the first timing slot SL 1 .

【0061】また、上記各補間パターンの状態Sa〜S
fのまとめを表5に、これらの補間パターン状態Sa〜
Sfと、制御(コントロール)タイミング及び制御信号
との関係を表6にそれぞれ示す。これらの表5及び表6
中の各記号も上記表3、表4の場合と同様な意味を表し
ているため、説明を省略する。
Further, the states Sa to S of each of the above interpolation patterns
Table 5 summarizes f, and these interpolation pattern states Sa to
Table 6 shows the relationship between Sf and the control timing and control signal. These Table 5 and Table 6
Since each symbol in the table has the same meaning as in Tables 3 and 4, the description thereof will be omitted.

【0062】[0062]

【表5】 [Table 5]

【0063】[0063]

【表6】 [Table 6]

【0064】次に図17を参照しながら、上記タイミン
グ・スロットSL毎に実際にどのようにALUの時分割
処理を行っているかについて、最も複雑な上記状態Se
における補間動作及びステップ値STEPの計算動作につい
て説明する。この図17は、図13のブロック図の各レ
ジスタ内容、すなわちRAM113、入力レジスタ12
1、乗算器131のAレジスタA-Reg 及びBレジスタB-
Reg 、アキュームレータ130、STEPラッチ127の各
内容について、タイミング・スロットSL1 〜SL6
の変化を示したものである。以下の説明と共に、上記表
4及び表6も参照されたい。
Next, with reference to FIG. 17, the most complicated state Se described above regarding how the time division processing of the ALU is actually performed for each timing slot SL is performed.
The interpolation operation and the operation for calculating the step value STEP will be described. FIG. 17 shows the register contents of the block diagram of FIG. 13, that is, the RAM 113 and the input register 12.
1, A register A-Reg and B register B- of the multiplier 131
The contents of Reg, accumulator 130, and STEP latch 127 are shown in timing slots SL 1 to SL 6 . See also Tables 4 and 6 above, along with the description below.

【0065】この図17において、先ず、タイミング・
スロットSL1 においては、データRAM113から1
ワード前のデータD-1をアクセスして読み出し、これを
入力レジスタ121に取り込むための信号 Reg・ENを出
力する。
In FIG. 17, first, the timing
In slot SL 1 , data RAM 113 to 1
The data D -1 before the word is accessed and read, and the signal Reg • EN for taking this in the input register 121 is output.

【0066】次に、タイミング・スロットSL2 におい
ては、入力レジスタ121に1ワード前のデータD-1
入っているので、これをマルチプレクサ123で選んで
前置加算器122への入力xとし、前置加算器122へ
の入力yとしては、以前に作られたSTEPラッチ127か
らのステップ値(旧STEP)をマルチプレクサ124で選
ぶことによって、これらを加算してx+y、すなわちD
-1+旧STEPの値を求める。これは、現在のワードの補間
データであり、オーバーフロー・リミッタ125を介し
ALUバッファ126を介してDFバス120に出力
し、データRAM113の現在ワードのアドレスにデー
タD0 として書き込む。なお、現在ワードがセーフの状
態SbやSc等の場合には、データRAM113の同じ
現在ワードのアドレスからデータD0 を読み出してDF
バス120に出力する。このとき、DFバス120上の
データD0 を取り込むために信号 Reg・ENを出力する。
Next, in the timing slot SL 2 , since the input register 121 contains the data D -1 of one word before, this is selected by the multiplexer 123 and used as the input x to the pre-adder 122, As the input y to the pre-adder 122, the step value (old STEP) from the STEP latch 127 made previously is selected by the multiplexer 124, and these are added to obtain x + y, that is, D.
Calculate the value of -1 + old STEP. This is the interpolation data of the current word, and is output to the DF bus 120 via the ALU buffer 126 via the overflow limiter 125 and is written as the data D 0 at the address of the current word in the data RAM 113. When the current word is in the safe state Sb, Sc, etc., the data D 0 is read from the same address of the current word in the data RAM 113 and the DF is read.
Output to the bus 120. At this time, the signal Reg.EN is output to capture the data D 0 on the DF bus 120.

【0067】次に、タイミング・スロットSL3 におい
ては、入力レジスタ121に現在ワードのデータD0
入っているので、これを入力レジスタ121で反転する
ことで-Regとしたものをマルチプレクサ123で選択し
て前置加算器122への入力xとし、入力yとしては、
エラー長検出部160で求めたN−1出力に基づくNワ
ード後のデータDN をRAM113から読み出してマル
チプレクサ123で選択することにより、これらを加算
して−D0 +DN 、すなわちDN −D0 を求める。この
加算出力DN −D0 を(実際にはその1/2の値を)乗
算器131のAレジスタA-Reg に送る。また、エラー長
検出部160で求めたN−1出力を1/Nテーブル16
1で1/Nに変換し(実際には2/Nを出力し)、乗算
係数COEFとして乗算器131のBレジスタB-Reg に送
る。
Next, in the timing slot SL 3 , since the input register 121 currently stores the word data D 0 , it is inverted by the input register 121 to select -Reg by the multiplexer 123. The input x to the pre-adder 122, and the input y is
The data D N after N words based on the N−1 output obtained by the error length detection unit 160 is read from the RAM 113 and selected by the multiplexer 123, and these are added to obtain −D 0 + D N , that is, D N −D. Ask for 0 . This addition output D N -D 0 (actually 1/2 its value) is sent to the A register A-Reg of the multiplier 131. In addition, the N-1 output obtained by the error length detection unit 160 is converted into the 1 / N table 16
It is converted into 1 / N by 1 (actually outputs 2 / N) and sent to the B register B-Reg of the multiplier 131 as the multiplication coefficient COEF.

【0068】次に、タイミング・スロットSL4 では、
乗算器131のAレジスタA-Reg に上記DN −D0 (実
際には(DN −D0 )/2)が入っており、乗算器13
1のBレジスタB-Reg には上記タイミング・スロットS
3 で用意した乗算係数COEFである1/N(実際には2
/N)が入っている。乗算クロックは2スロット分とな
っており、この間に(タイミング・スロットSL5 も含
む間に)AレジスタA-Reg の内容とBレジスタB-Reg の
内容とを乗算して、(DN −D0 )/Nの値をアキュー
ムレータ加算器132に送る。このとき、カスケード・
マルチプレクサ133は0クリアしておき、カスケード
・マルチプレクサ133からアキュームレータ加算器1
32への入力を0にしておく。
Next, in the timing slot SL 4 ,
The above-mentioned D N -D 0 (actually (D N -D 0 ) / 2) is stored in the A register A-Reg of the multiplier 131, and the multiplier 13
In the B register B-Reg of No. 1, the above timing slot S
The multiplication coefficient COEF prepared by L 3 is 1 / N (actually 2
/ N) is included. Multiplication clock is a two slots, (while also containing timing slots SL 5) during this period by multiplying the contents of the A register contents A-Reg and B registers B-Reg, (D N -D The value 0 ) / N is sent to the accumulator adder 132. At this time, the cascade
The multiplexer 133 is cleared to 0, and the cascade multiplexer 133 outputs the accumulator adder 1
The input to 32 is set to 0.

【0069】最後に、タイミング・スロットSL6
は、乗算器131からの上記乗算出力(DN −D0 )/
Nがアキュームレータ130に入っている。これをSTEP
ラッチ127に送り、STEP・LE信号を出してラッチし、
新STEP値として次回以降のワード補間に備える。
Finally, in timing slot SL 6 , the multiplication output (D N −D 0 ) /
N is in the accumulator 130. This is STEP
Send it to the latch 127, issue the STEP / LE signal and latch it.
As a new STEP value, prepare for the next word interpolation.

【0070】なお、状態Se以外の各種補間パターン状
態での処理については、上述した動作の内の不要な処理
をやめたり、前置加算器122の入力を0とすること等
により、それぞれの状態での直線補間処理を行わせるこ
とができる。これらの具体的内容は、上記表3〜表6に
示す通りである。
Regarding the processing in various interpolation pattern states other than the state Se, the unnecessary processing of the above-mentioned operations is stopped, the input of the pre-adder 122 is set to 0, or the like. The linear interpolation processing in can be performed. The specific contents of these are as shown in Tables 3 to 6 above.

【0071】ここで、上記図13、図14に示すような
回路においては、同じ係数に対する2つのデータを予め
加算してから係数と乗算し、アキュームレータ130で
累積加算するようなディジタル・フィルタの結果を、出
力ラッチ112を経てシフトレジスタ103に送り、出
力端子104より取り出すことができる。上記タイミン
グ・スロットSL2 で、データRAM113には補間さ
れたデータが書き込まれているので、上記タイミング・
スロットSL4 における入力レジスタ121の現在デー
タD0 と併せて、後のタイミング・スロットでのディジ
タル・フィルタ処理に使用することができる。
Here, in the circuits as shown in FIGS. 13 and 14, the result of a digital filter in which two data for the same coefficient are added in advance, then multiplied by the coefficient, and cumulatively added by the accumulator 130 Can be sent to the shift register 103 via the output latch 112 and taken out from the output terminal 104. Since the interpolated data is written in the data RAM 113 at the timing slot SL 2 , the timing
Together with the current data D 0 of the input register 121 in slot SL 4, it can be used for digital filtering in later timing slots.

【0072】なお、本発明は上記実施例のみに限定され
るものではなく、例えば、直線補間する入力データとし
ては、ディジタル・オーディオ信号の他に、ディジタル
・ビデオ信号等も使用できる。また、連続エラーを制限
する所定ワード数は、上記8ワードに限定されず、使用
状況や計算能力を考慮して適宜選定すればよい。またハ
ードウェア構成も図示の例に限定されないことは勿論で
ある。
The present invention is not limited to the above embodiment, and for example, as the input data for linear interpolation, a digital video signal or the like can be used in addition to the digital audio signal. Further, the predetermined number of words limiting the continuous error is not limited to the above eight words, and may be appropriately selected in consideration of the usage status and the calculation capability. Moreover, it goes without saying that the hardware configuration is not limited to the illustrated example.

【0073】[0073]

【発明の効果】以上の説明からも明らかなように、本発
明に係る直線補間装置によれば、N−1個の連続するエ
ラーワードを挟む2つのセーフワードの各値の差を該2
つのセーフワードのサンプル間隔Nで除算して1サンプ
ル分の差分値(STEP)を求め、セーフワードに順次この
差分値(STEP)を累積加算して各エラーワードを補間し
ているため、各サンプル毎に内分計算する必要がなく、
演算量と消費電力を減らすことができる。ここで、上記
サンプル間隔Nでの除算は、1/Nテーブルを用いて1
/Nを乗算することにより、計算がより簡略化される。
また上記サンプル間隔Nは、プライオリティ・エンコー
ダを用いて容易に求めることができる。
As is apparent from the above description, according to the linear interpolation apparatus of the present invention, the difference between the respective values of the two safe words sandwiching N-1 consecutive error words is calculated by
The difference value (STEP) for one sample is obtained by dividing by the sample interval N of one safeword, and each error word is interpolated by cumulatively adding this difference value (STEP) to the safeword and interpolating each error word. It is not necessary to calculate the internal division for each
The amount of calculation and power consumption can be reduced. Here, the division by the sample interval N is 1 using the 1 / N table.
Multiplying by / N simplifies the calculation.
Further, the sample interval N can be easily obtained by using a priority encoder.

【0074】また、連続エラーワードが所定ワード数
(例えば8ワード)を超えた場合に、0レベル(例えば
無音)との間を直線補間して、その先あるいは手前を0
レベル(例えば無音)とすることにより、補間による歪
のパワーを減らすことができ、強制的に0レベルに落と
す(例えばミューティングをかける)場合にも連続エラ
ーを与えることで直線的に0レベル(例えば無音)とつ
ないでスルーレートを制限することができる。
Further, when the number of consecutive error words exceeds a predetermined number of words (for example, 8 words), linear interpolation is performed between the error level and 0 level (for example, no sound), and the area ahead or before is set to 0.
By setting the level (for example, silence), the power of distortion due to interpolation can be reduced, and even when the level is forcibly reduced to 0 level (for example, muting is applied), a continuous error is given to linearly set 0 level ( For example, silence) can be connected to limit the slew rate.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係る直線補間装置の一実施例の概略構
成のシグナルフローを示すブロック図である。
FIG. 1 is a block diagram showing a signal flow of a schematic configuration of an embodiment of a linear interpolation device according to the present invention.

【図2】上記実施例における補間のパターンの一例を示
す図である。
FIG. 2 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図3】上記実施例における補間のパターンの一例を示
す図である。
FIG. 3 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図4】上記実施例における補間のパターンの一例を示
す図である。
FIG. 4 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図5】上記実施例における補間のパターンの一例を示
す図である。
FIG. 5 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図6】上記実施例における補間のパターンの一例を示
す図である。
FIG. 6 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図7】上記実施例における補間のパターンの一例を示
す図である。
FIG. 7 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図8】上記実施例における補間のパターンの一例を示
す図である。
FIG. 8 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図9】上記実施例における補間のパターンの一例を示
す図である。
FIG. 9 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図10】上記実施例における補間のパターンの一例を
示す図である。
FIG. 10 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図11】上記実施例における補間のパターンの一例を
示す図である。
FIG. 11 is a diagram showing an example of an interpolation pattern in the above embodiment.

【図12】上記実施例の各補間パターンについての状態
遷移図である。
FIG. 12 is a state transition diagram for each interpolation pattern of the above embodiment.

【図13】上記実施例の直線補間装置をディジタル・フ
ィルタ構成用のハードウェアと共用した場合の具体例の
データを取り扱う部分を示すブロック図である。
FIG. 13 is a block diagram showing a portion handling data of a specific example when the linear interpolation device of the above-mentioned embodiment is shared with hardware for digital filter configuration.

【図14】上記実施例の直線補間装置をディジタル・フ
ィルタ構成用のハードウェアと共用した具体例のコント
ロール信号を取り扱う部分を示すブロック図である。
FIG. 14 is a block diagram showing a portion handling a control signal of a specific example in which the linear interpolation device of the above embodiment is shared with hardware for digital filter configuration.

【図15】上記図14のブロック図中で用いられるエラ
ー長検出部の内部構成の一例を示すブロック回路図であ
る。
FIG. 15 is a block circuit diagram showing an example of an internal configuration of an error length detection unit used in the block diagram of FIG.

【図16】上記図15のエラー長検出部の動作を説明す
るためのタイミングチャートである。
16 is a timing chart for explaining the operation of the error length detector of FIG.

【図17】上記実施例の具体例の動作を説明するための
図である。
FIG. 17 is a diagram for explaining the operation of a specific example of the above embodiment.

【符号の説明】[Explanation of symbols]

10・・・・・FIFOメモリ 11・・・・・データ入力端子 12・・・・・エラーフラグ入力端子 13・・・・・コントロール回路 15、16、20、21、26・・・・・切換スイッチ 17・・・・・データ出力端子 18・・・・・1サンプル遅延素子 25・・・・・1/Nテーブル 27・・・・・STEPラッチ 10 ... FIFO memory 11 ... Data input terminal 12 ... Error flag input terminal 13 ... Control circuit 15, 16, 20, 21, 26 ... Switching Switch 17 ・ ・ ・ ・ ・ Data output terminal 18 ・ ・ ・ ・ ・ 1 sample delay element 25 ・ ・ ・ 1 / N table 27 ・ ・ ・ STEP latch

─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成4年7月21日[Submission date] July 21, 1992

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0032[Name of item to be corrected] 0032

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0032】図13は、上記ハードウェアの内のデータ
を取り扱う部分を示している。このデータ部分は、入出
力回路及びマイクロプログラムで動くALU(算術論理
演算ユニット)とデータRAMから成っており、基本的
にはスロット・クロック単位で処理される。この図13
中のブロックに供給される各制御信号の内、OEは出力
(アウトプット)イネーブルを、LEはラッチ・イネー
ブルを、RDは読み出し(リード)を、WRは書き込み
(ライト)を、CLRはクリアを、SELはセレクトを
それぞれ示している。
FIG. 13 shows a portion of the above hardware which handles data. This data portion is composed of an input / output circuit and an ALU (arithmetic logic operation unit) that operates by a microprogram and a data RAM, and is basically processed in slot clock units. This FIG.
Among the control signals supplied to the inner block, OE is output enable, LE is latch enable, RD is read (read), WR is write (write), and CLR is clear. , SEL indicate select, respectively.

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0054[Correction target item name] 0054

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0054】[0054]

【数2】 の式により表現できる。他にも、 MUTE=1 ならば CONC=1 N1=1 ならば N8= という性質があるが、全部で8状態以下にはできないの
で、CONC、N1、ALER、及びMX8の4ビット
のエラー状態入力と、タイミング信号とから、補間処理
のためのコントロール信号を生成するロジックを、図1
4のオペレーション・デコーダ170内部に構成するこ
とになる。
[Equation 2] Can be expressed by In addition, if MUTE = 1, CONC = 1, and if N1 = 1, then N8 = 0 , but since it cannot be less than 8 states in total, 4-bit error state of CONC, N1, ALER, and MX8. A logic for generating a control signal for interpolation processing from an input and a timing signal is shown in FIG.
4 will be configured inside the operation decoder 170.

【手続補正3】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0056[Correction target item name] 0056

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0056】[0056]

【表3】 [Table 3]

【手続補正4】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0057[Correction target item name] 0057

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0057】[0057]

【表4】 [Table 4]

【手続補正5】[Procedure Amendment 5]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図17[Name of item to be corrected] Fig. 17

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図17】 FIG. 17

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 連続するサンプルデータの内の誤りのあ
るエラーワードを誤りの無いセーフワードを用いて直線
補間する装置において、 N−1個の連続するエラーワードを挟む2つのセーフワ
ードの値の差を該2つのセーフワードのサンプル間隔N
で除算して1サンプル分の差分値を求め、 上記連続するエラーワードの最初のエラーワードの直前
のセーフワードに順次上記差分値を累積加算して上記N
−1個のエラーワードを補間することを特徴とする直線
補間装置。
1. An apparatus for linearly interpolating an error word having an error in continuous sample data using a safe word having no error, wherein two safe word values sandwiching N−1 continuous error words are included. The difference is the sample interval N of the two safewords.
The difference value for one sample is calculated by dividing by, and the difference value is sequentially accumulated and added to the safe word immediately before the first error word of the consecutive error words, and the difference N is added.
A linear interpolating device characterized by interpolating -1 error word.
【請求項2】 上記サンプル間隔Nでの除算を、Nの逆
数1/Nのテーブルを用いて1/Nを乗算することによ
り上記差分値を求めることを特徴とする請求項1記載の
直線補間装置。
2. The linear interpolation according to claim 1, wherein the division value is obtained by multiplying the division by the sample interval N by 1 / N using a table of reciprocal 1 / N of N. apparatus.
【請求項3】 上記連続するエラーワードが所定のワー
ド数を越えた場合に、該連続するエラーワードの最初の
エラーワードの直前のセーフワードから0レベルに向か
って直線補間し、0レベルに達した後は0レベルに保持
し続けることを特徴とする請求項1記載の直線補間装
置。
3. When the number of consecutive error words exceeds a predetermined number of words, linear interpolation is performed from the safeword immediately before the first error word of the consecutive error words toward the 0 level, and the 0 level is reached. The linear interpolation device according to claim 1, wherein the level is maintained at 0 level after the completion.
【請求項4】 上記連続するエラーワードの最初のエラ
ーワードの直前のセーフワードから0レベルに向かって
直線補間している途中または0レベルに達した後であっ
て、上記所定のワード数だけ後に新たなセーフワードが
現れる場合に、現在の補間値あるいは0値と上記新たな
セーフワードの値とを用いて直線補間することを特徴と
する請求項3記載の直線補間装置。
4. The linear error is interpolated from the safe word immediately before the first error word of the consecutive error words toward the 0 level or after reaching the 0 level, and after the predetermined number of words. 4. The linear interpolation device according to claim 3, wherein when a new safe word appears, linear interpolation is performed using the current interpolation value or 0 value and the value of the new safe word.
【請求項5】 サンプルデータを強制的に0レベルに落
としたい場合に、連続エラーワードとみなす信号を与え
て直線補間で0レベルとつなぐことを特徴とする請求項
1記載の直線補間装置。
5. The linear interpolation device according to claim 1, wherein when it is desired to forcibly drop the sample data to the 0 level, a signal regarded as a continuous error word is given and the signal is connected to the 0 level by linear interpolation.
【請求項6】 上記2つのセーフワードの間隔を、プラ
イオリティ・エンコーダを用いて求めることを特徴とす
る請求項1記載の直線補間装置。
6. The linear interpolation device according to claim 1, wherein an interval between the two safewords is obtained by using a priority encoder.
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* Cited by examiner, † Cited by third party
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WO2010113231A1 (en) * 2009-04-02 2010-10-07 パナソニック株式会社 Optical disc playback apparatus

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WO2010113231A1 (en) * 2009-04-02 2010-10-07 パナソニック株式会社 Optical disc playback apparatus
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