JPH05215872A

JPH05215872A - 不安定状態回避回路および不安定状態を回避する方法

Info

Publication number: JPH05215872A
Application number: JP2418552A
Authority: JP
Inventors: Mavin Swapp; マービン・スワップ; Charles Collis; チャールズ・コリス
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1990-01-03
Filing date: 1990-12-28
Publication date: 1993-08-27
Anticipated expiration: 2012-09-17
Also published as: DE69013874T2; MY105848A; EP0436371A3; US5020038A; EP0436371A2; KR0156919B1; DE69013874D1; JP2653250B2; EP0436371B1; KR910014713A

Abstract

(57)【要約】【目的】データ・エッジがクロック・エッジに近過ぎ
るため時間測定回路に不安定状態がもたらされるときを
検出する、不安定状態回避回路が提供されている。【構成】不安定状態がもたらされる可能性が検出され
ると、不安定状態回避回路は、既知の量だけ、クロック
・エッジに対してデータ・エッジを遅延させ、不安定状
態を回避させる。遅延されたエッジは時間測定回路を始
動させるために使用され、次のクロック・エッジは時間
測定回路を停止させるために使用される。既知の量の遅
延が加えられた場合、前記既知の量の遅延は測定された
時間から減算され、データ・エッジの上昇とクロック・
エッジの上昇との間に経過した時間の正確な測定値を作
る。

Description

【発明の詳細な説明】

【０００１】

【発明の利用分野】本発明は、一般に測定回路に関し、
さらに特定すれば、２個の非同期電気パルスの間の経過
時間を測定するための回路に関する。

【０００２】電気回路の製造やその回路を使用するため
には、スイッチング速度やゲート遅延時間のようなパラ
メータの正確な測定を必要とする。一般に、時間測定回
路は、２個の時象（イベント）の間に経過する時間の量
に比例する出力を作る。普通、２個のイベントそれぞれ
は論理低状態から論理高状態への遷移、または、その逆
の遷移によって表わされる。時間測定回路を始動させる
ためにこの遷移またはパルス・エッジが使用されること
が最も多い。本明細書において使用された場合、「パル
ス・エッジ」という用語は、論理低状態から論理高状態
へのすべての遷移、または、その逆のすべての遷移を包
含する。大部分の論理装置は、波形の上昇エッジまたは
下降エッジのいずれかの検出するが、上昇エッジと下降
エッジの両方を必要とすることは稀である。使用した論
理装置のタイプに応じて、パルス・エッジという用語が
上昇エッジ、下降エッジまたは両エッジの組合わせを意
味するととることができる。

【０００３】２個の非同期パルス・エッジ、またはデー
タ・エッジの間の時間を測定するための簡単な方法は、
クロックを用意し、データ・エッジの間に発生するクロ
ック・エッジ数を計数することである。この単純な方法
は、使用したクロックの速度に精度が限定された粗い時
間測定をもたらす。代表的なクロック期間は１ナノセカ
ンドのオーダーであるため、この方法がピコセカンドの
測定精度のための役に立たないことは明らかである。

【０００４】精度を改善するためには、各データ・エッ
ジと次のクロック・エッジとの間の経過時間を測定しな
ければならない。この測定は、時間の経過と共に直線状
に増大する出力信号を有するランプ回路を提供すること
によって行うことができる。データ・エッジの一つはラ
ンプ回路を始動させるために使用され、その後のクロッ
ク・エッジは、ランプ回路を停止させるために使用され
る。そのようなランプ回路の一つを、２個のデータ・エ
ッジそれぞれのために使用しなければならない。ランプ
回路は、データ・エッジと次のクロック・エッジとの間
の経過時間に比例したアナログ出力を有している。この
アナログ・データをデジタル・データに変換させ、すで
に説明したクロック・パルスの計数に加算することがで
きる。測定を行うため、ランプ回路が、実際のイベント
・クロックより数百倍または数千倍長い時間を要するこ
とが多いことに注目しなければならない。例えば、デー
タ・エッジと次のクロック・エッジとの間の経過時間が
０．５ナノセカンドであった場合、代表的なランプ回路
は、経過時間を測定するために５００ナノセカンドを要
することがある。また、ランプ回路の物理的寸法は、測
定しなければならない時間の長さの関数である。したが
って、ランプ回路が測定しなければならない時間を最小
限にすることが役に立つ。

【０００５】データ・エッジの後に発生する次のクロッ
ク・エッジを選択するためには、データ（Ｄ）入力に結
合されたデータ・エッジとクロック入力に結合されたク
ロック・エッジを有するＤ型フリップ・フロップが使用
される。この配列を使用した場合、ひとたびデータ・エ
ッジがＤ入力上に現れると、Ｄ型フリップ・フロップの
出力（Ｑ）は、次のクロック・エッジがクロック入力に
入力された後にスイッチする。このように、Ｄ型フリッ
プ・フロップのＱ出力は、データ・エッジの後に最初の
クロック・エッジが発生したとき、高くなる。Ｄ型フリ
ップ・フロップの出力は、その後、ランプ回路に結合さ
れ、ランプ回路を停止するために使用される。

【０００６】この基本回路は、理論的には十分に動作す
るが、クロック・エッジとデータ・エッジが相互に密接
して発生した場合は、現実的な問題が発生する。クロッ
ク・エッジとデータ・エッジが相互に密接して発生した
ためフリップ・フロップの設定または保持時間が侵され
た場合、フリップ・フロップの出力は不確実になる。こ
の不確実な出力はまた、不安定状態（ｍｅｔａｓｔａｂ
ｌｅｓｔａｔｅ）と呼ばれる。不安定状態が発生して
ランプ回路を停止させることがあり、または、停止させ
ないことがある。また、不安定状態においてはＤ型フリ
ップ・フロップの伝播遅延時間は未知であるので、正確
な時間測定は不可能である。不安定状態は、結局はドリ
フトして論理高状態または論理低状態になるが、このこ
とが発生するために数個のクロック期間を要することが
ある。

【０００７】従来の回路は、不安定状態の発生を減少さ
せるように工夫されている。一般に、上述した１個のＤ
型フリップ・フロップの代わりに、３個または４個の、
一連のＤ型フリップ・フロップが使用される。３個のフ
リップ・フロップの使用によって、不安定状態がクロッ
ク期間中に論理高または論理低に達する確率が非常に改
善された。ただし、不安定状態が一連のフリップ・フロ
ップを通して伝送され、最後には時間測定回路に到達す
る大きな確率が残っていた。短いクロック期間を使用す
る場合、この可能性はますます大きくなる。

【０００８】不安定状態の可能性を補償するため、普通
は、精度を向上させるため、数千の測定値が取られ、平
均された。この方法は不安定状態を原因とするエラー・
データの平均化を可能にするが、１回の測定よりは多く
の時間を要することは明らかである。多重測定は、数ピ
コセカンドしか要しない１つのイベントの正確な測定値
を得るために、実際に数ミリセカンドを、または数秒さ
えも要することがある。半導体集積回路の試験の場合の
ように数千または数百万の測定値を取らなければならな
い場合には、この追加時間は容認できない。また、一部
の遷移イベントは反復させることができないので、反復
して測定値を取ることはできない。そのような場合は、
不安定状態を原因とするエラーが正確な時間測定を不可
能にする。

【０００９】したがって、本発明の目的は、改善された
精度を備えた時間測定回路を提供することである。本発
明の別の目的は、経過時間を数ピコセカンドのオーダー
で測定するための方法を提供することである。本発明の
別の目的は、ランプ回路が測定を行うために要する時間
を減少させる測定システムを提供することである。本発
明の別の目的は、多重測定が不要であるほど精密に経過
時間を測定するたの方法を提供することである。本発明
のさらに別の方法は、不安定状態において動作するフリ
ップ・フロップの伝播遅延変化を原因とするエラーを除
去する時間測定システムを提供することである。

【００１０】本発明の上記およびその他の目的と長所
は、不安定状態をもたらすはずであるほどデータ・エッ
ジが次のクロック・エッジに密接しているときを検出
し、不安定状態を回避するための既知の量だけデータ・
エッジをクロックに対して遅延させる不安定状態回避回
路によって達成することができる。遅延されたエッジ
は、時間測定回路を始動させるために使用され、次のク
ロック・エッジは、時間測定回路を停止させるために使
用される。クロック・エッジに対するデータ・エッジの
位置を変更させることにより、ランプ回路が測定しなけ
ればならない時間は最小になる。既知の遅延が追加され
た場合は、データ・エッジとクロック・エッジとの間の
経過時間の正確な測定値を作るため、上記既知の追加遅
延を測定された時間から控除する。

【００１１】

【実施例】図１は、第１データ・エッジ１２と第２デー
タ・エッジ１３との間の経過時間の測定における困難を
示す基本タイムチャートを図示している。本発明を、正
エッジによってトリガされる電子装置に関して説明す
る。「エッジ」と「パルス・エッジ」という用語は、上
昇エッジまたは下降エッジを含め、論理状態のすべての
変化を包括するために使用する。正エッジによってトリ
ガされる電子装置は、クロックの上昇エッジ上の状態を
変化させる。フリップ・フロップとカウンタの他のタイ
プは既知であり、本発明に等しく適用される。

【００１２】電子回路においては、特に半導体試験機器
においては、２個のパルス・エッジ間の経過時間の測定
を必要とするタスクが頻繁に発生する。図１に示された
通り、データ・エッジ１２はＴ１において始まり、デー
タ・エッジ１３はＴ３において始まる。クロック１１
は、代表的である場合、約１から１０ナノセカンドの期
間を有する規則的なサイクルで上昇エッジを作る。不安
定状態回避回路を１ナノセカンド・クロックに関して説
明するが、どのようなクロック期間でも適用することが
できることを理解しなければならない。

【００１３】図１に示されている通り、Ｔ１とＴ３は、
クロック・エッジ１１とは非同期的に発生する。すなわ
ち、Ｔ１とＴ３は、上昇クロック・エッジと一致するこ
とはあり得るが、必ずしも上昇クロック・エッジと一致
しない。Ｔ１とＴ３との間のクロック・エッジ１１を計
数することによって、Ｔ１とＴ３との間の時間の粗の近
似を得ることができる。この近時の測定精度は、±１ク
ロック期間となるはずである。さらに正確な経過時間の
測定値を得るためには、Ｔ３とＴ４における次の上昇ク
ロック・エッジとの間の時間の差の他に、Ｔ１とＴ２に
おいて発生する次のクロック・エッジとの間の時間の差
を測定する必要がある。したがって、Ｔ１とＴ３におけ
る非同期エッジの間の経過時間を正確に測定するという
問題は、Ｔ１からＴ２までの第１間隔の間の経過時間、
および、Ｔ３からＴ４までの第２間隔の間の経過時間を
測定するという問題に要約される。Ｔ２とＴ４との間の
時間は、クロック・エッジの計数によって容易に測定す
ることができる。第１間隔と第２間隔を測定するための
方法と装置は同一であるので、第１間隔のみに関して説
明する。ただし、図２と図４に示す回路を、第２間隔を
測定するために再使用することができる。

【００１４】間隔測定は、図２に示されたランプ回路１
７を使用して行うことができる。ランプ回路１７は、始
動入力１８上で受信された始動信号と、停止入力１９上
で受信された停止信号との間の経過時間の関数であるア
ナログ出力を出力する。このアナログ出力を、その他の
測定値に加減することができるデジタル出力に変換する
ことができる。図１に示された波形の場合、Ｔ１とＴ２
との間の経過時間を測定するために１個のランプ回路１
７を用意しなければならず、Ｔ３とＴ４との間の経過時
間を測定するために別に１個のランプ回路を用意しなけ
ればならない。図１に示されたＴ１とＴ２との間の経過
時間を測定するためには、データ・ライン１２を始動入
力１８に直接結合させなければならず、一方、停止入力
を、データ・ライン１２上にデータが現れた後に発生す
る次のクロック・エッジに結合させなければならない。
フリップ・フロップ１６は、Ｔ２において次のクロック
・エッジを選択する役割を果たす。フリップ・フロップ
１６はＤ型フリップ・フロップであり、クロック入力上
にクロック信号の上昇エッジが存在するとき、データ
（Ｄ）入力上にあるデータを出力（Ｑ）に伝送する。こ
のＤ型フリップ・フロップはまた、Ｑ出力とは反対の論
理値を有する差出力（反転Ｑ）を持っている。

【００１５】データ・エッジ１２は、フリップ・フロッ
プ１６のＤ入力と始動入力１８とに結合されており、ク
ロック１１は、フリップ・フロップ１６のクロック入力
に結合されており、フリップ・フロップ１６のＱ出力
は、停止入力１９に結合されている。この配列において
は、データ・エッジ１２がランプ回路１７を始動させ
る。フリップ・フロップ１６のクロック入力上に次のク
ロック・エッジ１１が表れたとき、Ｑ出力は高くなる。
この論理高出力はランプ回路１７を停止させ、ランプ回
路１７からのアナログ出力が、図１に示されたＴ１とＴ
２との間の経過時間を示す。フリップ・フロップ１６の
伝播遅延がＴ１とＴ２との間の経過時間に加算される
が、この伝播遅延が一定である限り、伝播遅延を埋合わ
せることができる。

【００１６】図３に示される通り、データ・ライン１２
上のデータ入力とクロック・エッジ１１が一致する場
合、フリップ・フロップ１６のＱ出力が不確定状態、す
なわち、不安定状態になることがある。クロック・エッ
ジを囲む不安定ウインドウ２１の間のいずれかのデータ
・エッジ１２が不安定状態になることがあるので、デー
タ・エッジ１２とクロック・エッジ１１が正確に一致す
る必要はない。不安定ウインドウ２１がもたらされるの
は、各フリップ・フロップが、侵された場合には不安定
出力をもたらすように設定されており、そのような時間
条件を持っているからである。図３においてＱ波形によ
って示された不安定出力は、論理高と論理低との間を不
確定に変動し、最後に論理条件に落着くことがある。た
だし、１個のクロック期間以内に論理状態に達するとの
保証はなく、結果的にもたらされる論理状態が正しいも
のであることも保証されない。また、不安定状態におけ
るフリップ・フロップ１６の伝播遅延は不確定なのであ
るから、正確な論理に到達した場合においてさえ補償す
ることはできない。

【００１７】図４は、本発明の不安定状態回避回路を示
す。ランプ回路１７とフリップ・フロップ１６は図２に
示された要素に類似している。フリップ・フロップ１６
の左に示された回路は、フリップ・フロップ１６上の不
安定状態を禁止するようにデータ・エッジ１２を予備調
整する役を果たす。

【００１８】始動入力１８は、マルチプレクサ２８の出
力３４に結合される。マルチプレクサ２８の制御入力３
３上の信号は入力３１と入力３２との間の選択を行い、
選択された入力を出力３４に与える。入力３１は「短
い」データ経路によってデータ・エッジ１２に結合され
ている。この短いデータ経路には、データ・エッジ１２
を３．２５クロック期間だけ遅延させるプログラマブル
遅延装置２６が備わっていることが好ましい。データ入
力３２は、いわゆる「長い」データ経路に結合されてお
り、約１／２クロック期間の追加遅延２７を組込んでい
ることが好ましい。遅延２７は、少なくとも図３に示さ
れた不安定ウインドウ２１の長さでなければならず、後
で説明する遅延２９と同じ長さであることが好ましい。
制御入力３３上に論理低が存在する時はデータ入力３１
が選択され、制御入力３３上に論理高が存在する時はデ
ータ入力３２が選択される。説明を容易にするため、伝
送ラインに関係するかコンポーネント間に結合する遅延
はもちろん、マルチプレクサ２８を介する伝播遅延を遅
延２６にまとめてある。遅延２６はプログラマブルであ
るが、容易に較正して追加遅延を考慮させることができ
る。

【００１９】説明した通り、１ナノセカンド・クロック
期間が使用されているとき、マルチプレクサ２８は、
３．２５ナノセカンド遅延または３．７５ナノセカンド
遅延のいずれかを選択する役を果たす。したがって、デ
ータ入力エッジ１２は、フリップ・フロップ２２のＤ入
力において現れてから３．２５ナノセカンド後または
３．７５ナノセカンド後のいずれかに、ランプ始動入力
１８とフリップ・フロップ１６のＤ入力に現れる。後に
説明する通り、フリップ・フロップ１６に不安定状態が
もたらされることがない位置にデータ・エッジ１２を置
くため、選択可能な遅延が使用される。

【００２０】フリップ・フロップ２２〜２４と遅延２９
は、データ・エッジ１２とクロック・エッジ１１との間
の関係を試験し、フリップ・フロップ１６に不安定状態
が存在するときは、データ・エッジ１２を訂正するた
め、マルチプレクサ２８に信号を出力する役を果たす。
クロック１１は、フリップ・フロップ１６のクロック入
力の外に、フリップ・フロップ２２〜２４それぞれのク
ロック入力に結合されている。フリップ・フロップ２２
のＤ入力はデータ・エッジ１２に直接結合されており、
フリップ・フロップ２３のＤ入力は、遅延２９を介して
データ・エッジ１２に結合されている。遅延２９は遅延
が１／２クロック期間になるように都合よく選択される
が、遅延２９が図３に示されたフリップ・フロップのた
めの不安定ウインドウより長い必要はない。１ナノセカ
ンド・クロックの場合、遅延２９は０．５ナノセカンド
になる。代表的な場合、０．５ナノセカンドの遅延は不
安定ウインドウ２１の周囲に約２００％の保護周波数帯
を加える。フリップ・フロップ２２のＤ入力にデータ・
エッジが現れたとき、そのデータ・エッジは、０．５ナ
ノセカンド後にフリップ・フロップ２３のＤ入力に現れ
る。フリップ・フロップ２２の反転Ｑ出力は、フリップ
・フロップ２３のＱ出力とフリップ・フロップ２４のＤ
入力とに結合される。フリップ・フロップ２２の反転Ｑ
出力とフリップ・フロップ２３のＱ出力との間の結合
は、一般に、「ハードワイヤ・オア」と呼ばれており、
フリップ・フロップ２４のＤ入力は、フリップ・フロッ
プ２２の反転Ｑ出力またはフリップ・フロップ２３のＱ
出力のいずれかの高の論理レベルとなる結果をもたら
す。

【００２１】フリップ・フロップ２４の反転Ｑ出力は、
フリップ・フロップ２４のリセット入力３６に結合され
ている。リセット入力３６が論理高を受信したとき、フ
リップ・フロップ２４のクロック入力は不能になり、フ
リップ・フロップ２４の反転Ｑ出力が論理高になる。こ
の反転Ｑ出力を自身のリセット３６に結合させることに
よって正のフィードバック・ループが形成され、それに
よって、反転Ｑ出力上の不安定信号はリセット３６をオ
ンにし、そのことによって、フリップ・フロップ２４の
クロック入力を禁止し、反転Ｑ出力を不安定状態から論
理高に強制する傾向を示す。ひとたびリセット入力３６
が論理高状態にラッチされると、フリップ・フロップ２
４のＤ出力において現れるエッジは、出力による影響を
受けなくなる。このことは、フリップ・フロップ２４の
Ｄ入力が１クロック期間の間論理低状態に留まり、した
がって、フリップ・フロップ２４のＤ入力が変化すると
きにおいてさえ安定した出力を保証するためには、フリ
ップ・フロップ２４の出力をラッチしなければならない
点で重要である。フリップ・フロップ２４の反転Ｑ出力
はまた、マルチプレクサ２８の制御入力３３に結合され
る。

【００２２】ひとたび正のフィードバック・ループがフ
リップ・フロップ２４の反転Ｑ出力を論理高にラッチす
ると、フリップ・フロップ２４の設定入力（図示されて
いない）に論理信号を提供することによって、回路の作
動を回復させることが必要になる。不安定状態回避回路
を最初にオンにするときは、フリップ・フロップ２４を
初期化するため、設定入力もが要求されることがある。
フリップ・フロップ２４は、リセット入力３６に優先す
る設定入力を有する型のものでなければならない。その
ようなフリップ・フロップの一つとして、モトローラ社
製のパーツ番号ＭＣ１０Ｅ１３１がある。

【００２３】図４に示された不安定状態回避回路の動作
は、データ・エッジ１２とクロック・エッジ１１との間
の様々な関係と共に不安定状態回避回路の機能を示す図
５〜図８に示された波形を調べることによって、最も容
易に理解される。図５は、不安定ウインドウ２１Ａの１
／２クロック期間以上前にデータ・エッジ１２が発生す
るときの状態を示す。Ｄ２３と記された波形はフリップ
・フロップ２３のＤ入力において見られる波形を示して
おり、したがって、図４に示された遅延２９によって
０．５クロック期間だけ遅延されている。データ・エッ
ジ１２波形上のハッシュマーク３７は、短いデータ経路
が使用されているときデータ・エッジ１２がクロック１
６のＤ入力に到達するはずである時点を示し、ハッシュ
マーク３８は、長いデータ経路が使用されているときデ
ータ・エッジ１２がクロック１６のＤ入力に到達するは
ずである時点を示す。データ・エッジ１２が不安定ウイ
ンドウ２１Ｂ内に到達すると、フリップ・フロップ１６
が不安定状態に入ることがある。不安定状態回避回路に
よって回避しなければならない状態はこの状態である。

【００２４】図５に示された、データ・エッジ１２と遅
延したエッジＤ２３の両方が不安定ウインドウ２１Ａの
前に到達する事例においては、フリップ・フロップ２２
の反転Ｑ出力は強制されて論理低になり、一方、フリッ
プ・フロップ２３のＱ出力は強制されて論理高になる。
したがって、フリップ・フロップ２４のＤ入力は論理高
にあり、フリップ・フロップ２４の反転Ｑ出力は論理低
に強制されることになる。この事例においては短いデー
タ経路が選択されている。図５に示されている通り、不
安定ウインドウ２１Ｂを回避するために選択しなければ
ならないのは、実にこの短いデータ経路である。

【００２５】図６は、データ・エッジ１２は不安定ウイ
ンドウ２１Ａの前に来るが、遅延したエッジＤ２３が不
安定ウインドウ２１Ａの間に来るときの波形を示す。こ
の条件は、フリップ・フロップ２３のＱ出力が不安定状
態に入るはずである間、フリップ・フロップ２２の反転
Ｑ出力が論理低にある状態をもたらす。したがって、フ
リップ・フロップ２４のＤ入力は不安定状態になる。ハ
ッシュマーク３７とハッシュマーク３８を調べることに
よって、この状態においては、短いデータ経路も長いデ
ータ経路もフリップ・フロップ１６上に不安定状態をも
たらすことはないのであるから、短いデータ経路を選択
するか長いデータ経路を選択するかは問題でないことに
注目しなければならない。ただし、時間測定エラーを回
避するためには、短いデータ経路または長いデータ経路
のいずれかが選択されることが重要である。図４を参照
すると、その後のクロック・エッジは、フリップ・フロ
ップ２４のＤ出力上の不安定状態をフリップ・フロップ
２４の反転Ｑ出力に伝送させる。上記で説明した通り、
正のフィードバック・ループはこの反転Ｑ出力を論理高
に強制する傾向がある。多くの場合、このことは次のク
ロック・エッジの前に発生し、したがって、制御入力３
３上には論理高が表れる。このことが発生しない場合で
あっても、この時点までにフリップ・フロップ２４のＤ
入力が論理高で安定しているのであるから、次のクロッ
ク・エッジがその反転Ｑ出力を強制して論理低にする。
このことが発生すると、短いデータ経路が選択されるこ
とになる。いずれの場合においても、データ経路はデー
タがマルチプレクサ２８に到達する十分前に選択される
ので、フリップ・フロップ１６に存在するデータの完全
性が保護される。

【００２６】図７は、長いデータ経路が選択される結果
をもたらさなければならない、データ・エッジ１２とク
ロック・エッジ１１との間の関係を示す。この場合、デ
ータ・エッジ１２は不安定ウインドウ２１の前に発生
し、一方、遅延エッジＤ２３は不安定ウインドウ２１の
後に来る。その結果、フリップ・フロップ２３のＱ出力
と同様に、フリップ・フロップ２２の反転Ｑ出力が強制
されて論理高になる。したがって、フリップ・フロップ
２４の反転Ｑ出力は高くなり、マルチプレクサ２８を強
制して長いデータ経路を選択させる。図７に示されてい
る通り、データ・エッジ１２とクロック・エッジ１１と
の間にこの関係が存在するときは、実際に、長いデータ
経路３８が選択されなければならない。フリップ・フロ
ップ２４の反転Ｑ出力をリセット３６に結合することに
よって形成される正のフィードバック・ループは、フリ
ップ・フロップ２４が再初期化されるまでその反転Ｑ出
力を論理高に保持する役を果たす。図４に示された正の
フィードバック・ループがない場合、フリップ・フロッ
プ２４の反転Ｑ出力は、データ・エッジ１２がマルチプ
レクサ２８に到達する前に論理低に変化するはずであ
る。

【００２７】図８は、図６に示された状態に類似した状
態を示すが、この場合、フリップ・フロップ２４のＤ出
力上の不安定状態の原因は、フリップ・フロップ２２で
ある。不安定状態回避回路は、同様に、データ経路が要
求される十分前にマルチプレクサ２８がデータ経路を選
択することを保証する機能を果たすが、どちらのデータ
経路が選択されるかは問題でない。フリップ・フロップ
２２〜２４が不安定状態に入ることがあるが、フリップ
・フロップ２２〜２４ので伝播遅延はデータ・エッジま
たはクロック・エッジのいずれかに加算されず、したが
って、時間測定回路の精度に影響を及ぼさないことに注
目しなければならない。データ経路にあるのはフリップ
・フロップ１６だけであり、フリップ・フロップ１６は
不安定状態になることができないので、測定エラーは発
生しないことになる。

【００２８】図４に示された回路が、次のクロック・エ
ッジ１１から０．２５〜０．７５クロック期間の範囲内
にデータ・パルス１２を置く役を果たすことに注目しな
ければならない。したがって、この範囲外にある時間を
測定するためにランプ回路１７が要求されることは決し
てない。フリップ・フロップ２２と２３は、遅延２９と
共に、遅延２９と同じ幅であるウインドウを検出する役
を果たす。フリップ・フロップ２２，２３および遅延２
９に結合されており、フリップ・フロップ２２，２３お
よび遅延２９と類似した機能を果たす追加フリップ・フ
ロップと遅延が使用すると、追加ウインドウを検出する
ことができる。この方法によって、データ・エッジ１２
をクロック・エッジ１１に対してますます小さな範囲内
に置くことができ、測定するためにランプ回路１７が必
要とする時間を大幅に削減する。

【００２９】ここまでの説明によって、２個の非同期エ
ッジ間の経過時間を測定するための回路と方法が提供さ
れたことが理解された。２個のエッジ間の関係を試験す
ることにより、時間測定回路において両エッジが使用さ
れる前に、不安定状態を回避することができる。この方
法によって、この測定回路はさらに大きな精度を達成す
ることができ、僅か数ピコセカンドの継続時間内にイベ
ントを正確に測定することが可能になる。１ナノセカン
ドのクロック期間を使用する１回の測定によって、±５
ピコセカンドの精度を達成することができると信じられ
ている。多重測定の必要性を無くすことによって、イベ
ントを測定するために要する時間は非常に削減され、そ
の結果、集積回路の試験のために効率的に使用すること
ができる時間測定システムが得られる。

【図面の簡単な説明】

【図１】時間測定にかかわる問題を図示するタイムチャ
ートを示す。

【図２】先行技術の測時回路の一部分を示す。

【図３】図２の回路内に存在する波形を図示するタイム
チャートを示す。

【図４】本発明の不安定状態回路の略図を示す。

【図５〜図８】図４の不安定状態回路において発生する
様々な状態についてのタイムチャートを示す。

【符号の説明】

１７ランプ回路２２〜２４フリップ・フロップ２６プログラマブル遅延２７遅延２８マルチプレクサ２９遅延

Claims

【特許請求の範囲】

【請求項１】２個の非同期パルス・エッジの間の時間
を測定するための方法であって：第１と第２のエッジに
結合された時間測定回路を提供するステップ；両エッジ
が時間測定回路における不安定状態の原因になっていな
いことを決定するため、第２エッジに対して第１エッジ
を試験するステップ；および不安定状態が存在する場
合、所定の量だけ第１エッジを遅延させるステップ；か
ら構成されていることを特徴とする方法
【請求項２】データ・エッジとクロック・エッジ間の
経過時間を測定する方法であって：時間測定回路を提供
するステップ；遅延されたエッジの少なくとも１個がク
ロック・エッジと一致しないようにする所定の時間長さ
だけ分離されている第１と第２の遅延回路をデータ・エ
ッジから生成するステップクロック・エッジと一致していない方の遅延エッジを決
定するステップ；およびクロック・エッジと一致していない遅延エッジを時間測
定回路に結合するステップ；から構成されていることを
特徴とする方法
【請求項３】データ信号とクロック信号との間の時間
差を測定するための回路であって：データ信号に直接結
合されたデータ入力を有する第１フリップ・フロップ；
データ信号に結合された所定の時間遅延を有する第１遅
延ライン；第１遅延ラインに結合されたデータ入力を有
する第２フリップ・フロップ；第１フリップ・フロップ
の、反転Ｑ出力は第２フリップ・フロップのＱ出力に結
合されている；第２フリップ・フロップのＱ出力と第１
フリップ・フロップの反転Ｑ出力に結合されたデータ入
力を有する第３フリップ・フロップし、クロック信号に
結合されたクロック入力を有する前記第１．第２および
第３フリップ・フロップ；２個のデータ入力，１個の出
力１個および２個のデータ入力の間の選択を行うための
制御入力を有するマルチプレクサであって、制御入力が
第３フリップ・フロップの反転Ｑ入力に結合されてる前
記マルチプレクサ；データ信号をマルチプレクサ・デー
タ入力の一つに結合する第２遅延ライン；データ信号を
マルチプレクサ・データ入力の別の一つに結合する第２
遅延ラインより長い第３遅延ライン；およびマルチプレ
クサの出力とクロック信号とに結合された時間測定回
路；から構成されることを特徴とする回路
【請求項４】第３フリップ・フロップが、クロックと
データ入力を禁止し、反転Ｑ出力を強制して論理高状態
にするリセット入力を有しており、反転Ｑ出力がリセッ
ト入力に結合されていることを特徴とする請求項３記載
の回路
【請求項５】時間測定回路であって、第１および第２のパルス・エッジに結合された不安定ウ
インドウを検出するための手段；不安定ウインドウを検
出するための手段によって制御される第２パルス・エッ
ジに対して第１パルス・エッジをプログラム方式で遅延
させるための手段；および第１パルスをプログラム方式
で遅延させるための手段に結合された始動入力と第２パ
ルス・エッジに結合された停止入力を有するランプ回
路；から構成されることを特徴とする時間測定回路