JPH05181993A - Nuro network - Google Patents
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- JPH05181993A JPH05181993A JP4141015A JP14101592A JPH05181993A JP H05181993 A JPH05181993 A JP H05181993A JP 4141015 A JP4141015 A JP 4141015A JP 14101592 A JP14101592 A JP 14101592A JP H05181993 A JPH05181993 A JP H05181993A
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Abstract
Description
【0001】[0001]
【発明の分野】本発明は神経回路網、特に神経回路網要
素間の相互接続重量を可変にする構成に関する。FIELD OF THE INVENTION The present invention relates to neural networks, and more particularly to an arrangement for varying interconnection weights between neural network elements.
【0002】代表的な神経回路網は導電リンクにより相
互接続した素子アレイからなる。これら素子は接続リン
クを介して電気信号を伝達することにより相互作用す
る。これら接続は、例えば薄膜抵抗体等であればよい抵
抗体によって行う。リンクの重みつけは該リンクの抵抗
値を調節することによって変え、そしてこの調節は適宜
行える。A typical neural network consists of an array of elements interconnected by conductive links. These elements interact by transmitting electrical signals through the connecting links. These connections are made by a resistor which may be a thin film resistor or the like. The weighting of the link is changed by adjusting the resistance of the link, and this adjustment can be made accordingly.
【0003】本発明の目的はこの抵抗調節を実施する構
成を提供することにある。It is an object of the present invention to provide an arrangement for implementing this resistance adjustment.
【0004】すなわち、本発明は神経回路網における可
変抵抗相互接続を与える構成において、抵抗素子を形成
する光導電性材の領域、光源、該光源と該光導電性領域
との間に設けられ、該光源から該領域に達する光の量を
調節する光調節手段から構成することを特徴とするもの
である。That is, the present invention provides a variable resistance interconnect in a neural network, provided in a region of a photoconductive material forming a resistive element, a light source, and between the light source and the photoconductive region. It is characterized by comprising a light adjusting means for adjusting the amount of light reaching the region from the light source.
【0005】光調節手段は液晶ライトバルブで構成して
もよく、あるいはフォトマスクをかぶせた写真乳剤やア
セテートの膜で構成してもよい。The light controlling means may be composed of a liquid crystal light valve, or may be composed of a film of photographic emulsion or acetate covered with a photomask.
【0006】好ましいは光導電性材はアモルファスシリ
コンである。The preferred photoconductive material is amorphous silicon.
【0007】以下、例示のみを目的として本発明の実施
例を添付図面について説明する。Embodiments of the present invention will now be described with reference to the accompanying drawings for purposes of illustration only.
【図1】単レベル人工神経回路網の要部を示す概略回路
図である。FIG. 1 is a schematic circuit diagram showing a main part of a single-level artificial neural network.
【図2】多重レベル人工神経回路網の要部を示す概略回
路図である。FIG. 2 is a schematic circuit diagram showing a main part of a multilevel artificial neural network.
【図3】神経回路網要部を形成する構造を示す概略平面
図である。FIG. 3 is a schematic plan view showing a structure forming a main part of a neural network.
【図4】発明の第1実施例を示す概略横断面図である。FIG. 4 is a schematic cross-sectional view showing the first embodiment of the invention.
【図5】発明の第2実施例を示す概略横断面図である。FIG. 5 is a schematic cross-sectional view showing a second embodiment of the invention.
【0008】図1に示すように、人工神経回路網の断面
は行ラインR1、1’;2,2’;3、3’;4、
4’;・・・n、n’及び列ラインC1、2、3、4、
・・・hからなる。行・列ラインはコンダクタンスをも
つ抵抗要素G+ 11、G+ 12、・・・G+ 1h;G- 11、G- 12
・・・G- 1h;G+ 21、G+ 22、・・・G+ 2h;G- 21、G-
22・・・G- 2h;G+ 31、G+ 32、・・・G+ 3h;G- 31、
G- 32・・・G- 3h;G+ 41、G+ 42、・・・G+ 4h;
G- 41、G- 42・・・G- 4h;G+ n1、G+ n2、・・・
G+ nh;G- n1、G- n2・・・G- nhそれぞれで構成する。
必要に応じて、各電圧V+ 1、V- 1;V+ 2、V- 2;V+ 3、
V- 3;V+ 4、V- 4;・・・V+ n、V- nを行ラインに加
え、各増幅器A1、A2、A3、A4・・・Ahが行ライン
から出力を受け取る。As shown in FIG. 1, the cross section of the artificial neural network has row lines R1, 1 '; 2, 2'; 3, 3 '; 4,
4 '; ... n, n'and column lines C1, 2, 3, 4,
... consisting of h. The row / column lines have resistance elements G + 11 , G + 12 , ... G + 1h ; G - 11 , G - 12 having conductance.
··· G - 1h; G + 21 , G + 22, ··· G + 2h; G - 21, G -
22 ... G - 2h ; G + 31 , G + 32 , ... G + 3h ; G - 31 ,
G - 32 ... G - 3h ; G + 41 , G + 42 , ... G + 4h ;
G - 41 , G - 42 ... G - 4h ; G + n1 , G + n2 , ...
G + nh ; G - n1 , G - n2 ... G - nh .
If necessary, each voltage V + 1 , V - 1 ; V + 2 , V - 2 ; V + 3 ,
From n was added to the row line, each amplifier A 1, A 2, A 3 , A 4 ··· A h row line - ··· V + n, V; V -; - 3 V + 4, V 4 Receive output.
【0009】ある任意の瞬間時点の増幅器A1への電流
入力I1は次式で求まる。 I1=V+ 1G+ 11+V- 1G- 11+V+ 2G+ 21+V- 2G- 21+
・・・V+ nG+ n1+V- nG- n1 The current input I1 to the amplifier A1 at an arbitrary instant is given by the following equation. I 1 = V + 1 G + 11 + V - 1 G - 11 + V + 2 G + 21 + V - 2 G - 21 +
... V + n G + n1 + V - n G - n1
【0010】同様に、増幅器A2・・・Ahへの電流入力
I2・・・Ihそれぞれ次式で求まる。 I2=V+ 1G+ 12+V- 1G- 12+V+ 2G+ 22+V- 2G- 22+
・・・V+ nG+ n2+V- nG- n2 Ih=V+ 1G+ 1h+V- 1G- 1h+V+ 2G+ 2h+V- 2G- 2h+
・・・V+ nG+ nh+V- nG- nh Similarly, the current inputs I 2 to I h to the amplifiers A 2 to A h are obtained by the following equations, respectively. I 2 = V + 1 G + 12 + V - 1 G - 12 + V + 2 G + 22 + V - 2 G - 22 +
··· V + n G + n2 + V - n G - n2 I h = V + 1 G + 1h + V - 1 G - 1h + V + 2 G + 2h + V - 2 G - 2h +
... V + n G + nh + V - n G - nh
【0011】従って、増幅器A1〜Ahの出力は行入力電
圧及び接続リンクのコンダクタンス値、即ち重みの大き
さに依存する。各増幅器は供給電流をその入力に加える
演算増幅器であり、その出力にシグモイド等の非線形機
能を加える手段をもつ。各増幅器は薄膜トランジスタで
構成すればよい。Therefore, the outputs of the amplifiers A 1 -A h depend on the row input voltage and the conductance value of the connecting link, ie the magnitude of the weight. Each amplifier is an operational amplifier that adds a supply current to its input, and has means for adding a non-linear function such as a sigmoid to its output. Each amplifier may be composed of a thin film transistor.
【0012】さらに、行ライン0を所定値の正か負の電
圧を供給する電圧源Sに接続する。行ライン0と列コン
ダクターとの間に接続した抵抗素子Go1、Go2、Go3・
・・Gohのコンダクタンス値を調節することによって、
増幅器A1〜Ahにオフセット電流を供給する。Further, the row line 0 is connected to a voltage source S which supplies a positive or negative voltage of a predetermined value. Resistive elements G o1 , G o2 , G o3 connected between the row line 0 and the column conductor
..By adjusting the conductance value of G oh
An offset current is supplied to the amplifiers A 1 to A h .
【0013】正・負の行ライン対によって、正電圧源に
接続したコンダクタンス値を大きくし、かつ負電圧源に
接続したコンダクタンス値を小さくするか、あるいはこ
れを逆にすることによって各接続リンクに正・負いずれ
かの重みを付ける。低いコンダクタンス状態にある素子
は非常に高い抵抗を示すにもかかわらず、これら素子は
各増幅器に小電流を供給するため、行コンダクターのオ
ン・オフ状態間の実効差が小さくなる傾向がある。とこ
ろが、この小電流は対応する高コンダクタンス素子が供
給する等しいが、極性が逆の電流成分によって相殺され
る。さらに、一対の行ラインとある共通の列ラインの間
に接続した両リンク(例えば、リンクG+ 11及びG- 11)
が低コンダクタンス状態にある場合には、各増幅器に供
給された生成オフ状態電流が相殺されることになる。By connecting the positive and negative row line pairs, the conductance value connected to the positive voltage source is increased and the conductance value connected to the negative voltage source is decreased, or vice versa. Use either positive or negative weight. Despite the very high resistance of the elements in the low conductance state, they supply a small current to each amplifier, which tends to reduce the effective difference between the on and off states of the row conductors. However, this small current is equalized by the corresponding high conductance element, but is offset by the current components of opposite polarity. Furthermore, both links connected between the common column lines with a pair of row lines (e.g., link G + 11 and G - 11)
Is in the low conductance state, the generated off-state currents supplied to each amplifier will cancel.
【0014】図2に、上記の相互接続した単レベル回路
網をスタック状態で構成した多重レベル人工神経回路網
の断面を示す。第2レベル回路網L2の入力電圧は第1
レベル回路網L1の増幅器から誘導する。同様に、第3
レベル回路網L3の入力電圧は第2レベル回路網L2の増
幅器から誘導する。以下、これに準じる。この場合、第
4レベルパーセプトロンは入力回路網面、出力回路網面
及びこれら両面に隠された2つの回路網面からなる。FIG. 2 shows a cross section of a multilevel artificial neural network in which the above-mentioned interconnected single-level networks are formed in a stacked state. The input voltage of the second level network L 2 is the first
Derived from the amplifier of level network L 1 . Similarly, the third
The input voltage of the level network L 3 is derived from the amplifier of the second level network L 2 . The same applies below. In this case, the fourth level perceptron consists of an input network plane, an output network plane and two network planes hidden on both sides.
【0015】図3に行・列ライン間に抵抗素子を配設す
る有利な方法を図示する。平行離間した金属行(又は
列)コンダクター10をアモルファスシリコン層11の
一面に配設する。層の反対面には、酸化インジウムスズ
(ITO)等の透明な導電性物質から形成した1組の平
行離間した列(又は行)コンダクター12を配設する。
コンダクター12はコンダクター10に直交する。コン
ダクター12及びこれらの間を通じて層11に光を照射
すると、光導電性アモルファスシリコンの抵抗率が入射
光の強度に依存するレベルまで低下する。入射光強度が
一定ならば、抵抗率はこのレベルで落ち着く。光源を消
すか、あるいは光を遮断すると、層11の抵抗率はもと
のレベルに戻る。層11は連続層でもよく、必要なら
ば、パターン化層にして、コンダクター10、12の交
点で矩形部分に分割してもよい。FIG. 3 illustrates an advantageous method of placing resistive elements between row and column lines. Parallel spaced metal row (or column) conductors 10 are disposed on one side of the amorphous silicon layer 11. On the opposite side of the layer is disposed a set of parallel spaced column (or row) conductors 12 formed from a transparent conductive material such as indium tin oxide (ITO).
The conductor 12 is orthogonal to the conductor 10. Illumination of the conductor 11 and the layer 11 between them reduces the resistivity of the photoconductive amorphous silicon to a level that depends on the intensity of the incident light. If the incident light intensity is constant, the resistivity settles down at this level. When the light source is turned off or the light is turned off, the resistivity of the layer 11 returns to its original level. Layer 11 may be a continuous layer or, if desired, may be patterned and divided into rectangular sections at the intersections of conductors 10,12.
【0016】行・列コンダクター交点で可変抵抗接続す
る本発明の構成13の場合、光導電性層に入射する光は
液晶セルで調節する。この構成の概略を図4に図示す
る。液晶ディスプレーパネル14の基体15はガラス製
か他の適当な透明材料製であり、その下側に偏光子層1
6を配設する。基体15の反対面には、1組の透明な
(例えばITOからなる)行コンダクター17を形成す
る。その下側に透明な列コンダクターをもつ透明な(例
えばガラス製の)プレート18を基体15から例えば1
5μmの間をあけて配設し、その間隙に液晶物質20を
充填する。このプレート18の上面に第2の偏光子層2
1を配設する。バックライト22からの光はクリアな
(透過)状態にある液晶ディスプレーパネルのセルを透
過するが、ダークな(非透過)状態にあるセルにより遮
断される。これは行コンダクター17及び列コンダクタ
ー19に加えられた駆動信号に決定される。上記ディス
プレーパネル14は直接マルチプレクス化パネルである
が、基体15に形成した薄膜駆動トランジスタで構成し
たアクティブマトリクスディスプレーを代わりに使用す
ることも可能である。列コンダクターも連続式基準電極
にかえてもよい。In the case of the configuration 13 of the present invention in which variable resistance connection is made at the row / column conductor intersections, the light incident on the photoconductive layer is controlled by the liquid crystal cell. An outline of this configuration is shown in FIG. The substrate 15 of the liquid crystal display panel 14 is made of glass or another suitable transparent material, and the polarizer layer 1 is provided under the substrate 15.
6 is provided. On the opposite side of the substrate 15 is formed a set of transparent row conductors 17 (eg made of ITO). A transparent (eg glass) plate 18 with transparent column conductors underneath it is provided from the substrate 15 eg 1
The liquid crystal substance 20 is filled in the gap with a gap of 5 μm. The second polarizer layer 2 is formed on the upper surface of the plate 18.
1 is provided. Light from the backlight 22 passes through the cells of the liquid crystal display panel in the clear (transmissive) state, but is blocked by the cells in the dark (non-transmissive) state. This is determined by the drive signal applied to the row conductors 17 and the column conductors 19. Although the display panel 14 is a direct multiplex panel, an active matrix display composed of thin film drive transistors formed on the substrate 15 can be used instead. The column conductor may also be replaced by a continuous reference electrode.
【0017】神経回路網23を構成する場合には、基体
24の上に、例えばチタン、金やアルミニウム等で形成
することができる行コンダクター25を配設する。この
コンダクター25の上にアモルファスシリコン層26を
形成し、このシリコン層26上に透明な(例えばITO
からなる)列コンダクター27を蒸着する。When constructing the neural network 23, a row conductor 25, which may be made of, for example, titanium, gold, aluminum or the like, is provided on the base body 24. An amorphous silicon layer 26 is formed on the conductor 25, and a transparent (eg, ITO) layer is formed on the silicon layer 26.
Column conductor 27 is deposited.
【0028】このように構成した回路網23及び液晶デ
ィスプレーパネル14は層21及び27間の接着剤層2
8によって接合することができる。あるいは、層21及
び27間に設けた空気層や、好適な光学特性をもつ他の
物質層により一体化・保持してもよい。層28にはスペ
ーサ部材(図示なし)を組み込んでもよい。いずれの場
合も重要なことは、液晶セルと神経回路網セルを極めて
精密にアライニングすることである。The circuit network 23 and the liquid crystal display panel 14 having the above-mentioned structure are provided with the adhesive layer 2 between the layers 21 and 27.
It can be joined by 8. Alternatively, they may be integrated and held by an air layer provided between the layers 21 and 27 or another material layer having suitable optical characteristics. Spacer members (not shown) may be incorporated into layer 28. What is important in each case is the extremely precise alignment of the liquid crystal cell and the neural network cell.
【0029】液晶物質20は、例えばねじれネマチック
物質、超ねじれ形あるいは強誘電形物質であればよく、
いずれの場合も2つの偏光子層15及び21が必要であ
る。あるいは、ゲスト/ホスト物質を使用してもよく、
この場合には偏光子双安定性はひとつでよい。また、染
料位相変化(dye phase change)物質
の場合には、偏光子層はいらない。The liquid crystal substance 20 may be, for example, a twisted nematic substance, a super twisted type or a ferroelectric type substance,
In both cases two polarizer layers 15 and 21 are required. Alternatively, guest / host materials may be used,
In this case, only one polarizer bistability is required. Also, in the case of dye phase change materials, no polarizer layer is required.
【0030】図5に示す別な実施例では、基体24と、
コンダクター25、27との間にアモルファスシリコン
層27を介在させて神経回路網23’を構成する。例え
ばポリアミド等からなる比較的厚い誘電層29をコンダ
クター27に蒸着し、この層29に液晶パネルの列電極
19を形成して、偏光子層21及び基体18を使用しな
いようにしている。誘電層29のかわりに、多層誘電体
を使用してもよい。液晶物質はゲスト/ホスト物質でも
よく、染料位相変化物質でもよい。後者の場合には、偏
光子層16が省略できる。In another embodiment shown in FIG. 5, a substrate 24 and
An amorphous silicon layer 27 is interposed between the conductors 25 and 27 to form a neural network 23 '. A relatively thick dielectric layer 29 of, for example, polyamide is deposited on the conductor 27, and the column electrodes 19 of the liquid crystal panel are formed on this layer 29 so that the polarizer layer 21 and the substrate 18 are not used. Instead of the dielectric layer 29, a multilayer dielectric may be used. The liquid crystal material may be a guest / host material or a dye phase change material. In the latter case, the polarizer layer 16 can be omitted.
【0031】上記実施例を使用する場合には、行・列コ
ンダクターを適当にアドレスすることによって、液晶デ
ィスプレイパネルの個々のセルを配設して、バックライ
ト22からの可視光が可変的に透過するようにする。領
域29、30、31等の神経回路網の対応する領域に光
があたり、透過光の強度に応じてこれら領域の抵抗率を
設定し、これによって神経回路網の行・列コンダクター
25、27間の相互接続の重みつけを設定する。When the above embodiment is used, the individual cells of the liquid crystal display panel are arranged by appropriately addressing the row and column conductors so that the visible light from the backlight 22 is variably transmitted. To do it. Light hits the corresponding regions of the neural network such as regions 29, 30, 31 and the resistivity of these regions is set according to the intensity of the transmitted light, whereby the row / column conductors 25, 27 of the neural network are set. Set interconnection weights for.
【0032】図示のセルはごくわずかだが、実際には、
神経回路網及び液晶ディスプレイパネルのセル数は一般
に数千台である。例えば、125mm2のパネルはセル
数1000x1000のマトリックスである。The cells shown are very few, but in reality,
The number of cells in the neural network and the liquid crystal display panel is generally several thousand. For example, a 125 mm 2 panel is a 1000 × 1000 cell matrix.
【0033】上記の多重レベル構成は図4あるいは図5
の構成を複数相互接続すると形成できる。The above multilevel structure is shown in FIG. 4 or FIG.
Can be formed by interconnecting a plurality of the above configurations.
【0034】上記液晶セルのかわりに、光導電性層にあ
たる光の量を調節する手段として、フォトマスクを印刷
その他の手段で配設した写真乳剤やアセテートの膜を使
用してもよい。Instead of the above liquid crystal cell, a photographic emulsion or acetate film having a photomask provided by printing or other means may be used as a means for adjusting the amount of light hitting the photoconductive layer.
【図1】単レベル人工神経回路網の要部を示す概略回路
図である。FIG. 1 is a schematic circuit diagram showing a main part of a single-level artificial neural network.
【図2】多重レベル人工神経回路網の要部を示す概略回
路図である。FIG. 2 is a schematic circuit diagram showing a main part of a multilevel artificial neural network.
【図3】神経回路網要部を形成する構造を示す概略平面
図である。FIG. 3 is a schematic plan view showing a structure forming a main part of a neural network.
【図4】発明の第1実施例を示す概略横断面図である。FIG. 4 is a schematic cross-sectional view showing the first embodiment of the invention.
【図5】発明の第2実施例を示す概略横断面図である。FIG. 5 is a schematic cross-sectional view showing a second embodiment of the invention.
L1、L2、L3 回路網 10、12 コンダクター 14 液晶ディスプレイパネル 15、18、24 基体 16、21 偏光子層 17、19 コンダクター 20 液晶物質 22 バックライト 26 アモルファスシリコン層 L1, L2, L3 network 10, 12 conductor 14 liquid crystal display panel 15, 18, 24 substrate 16, 21 polarizer layer 17, 19 conductor 20 liquid crystal substance 22 backlight 26 amorphous silicon layer
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成4年6月19日[Submission date] June 19, 1992
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図2】 [Fig. 2]
【図3】 [Figure 3]
【図1】 [Figure 1]
【図4】 [Figure 4]
【図5】 [Figure 5]
───────────────────────────────────────────────────── フロントページの続き (71)出願人 592118217 ウィリアム アイルランド ミルン イギリス国 シービー5 0ビービー,ケ ンブリッジ,バーウェル,ノウス ストリ ート 133 (72)発明者 ピエロ ミグリオレイト 英国 イー18,ロンドン,サウス ウッド フォード,ピール ロード 67 (72)発明者 シモン クリストファー ジョン ガース 英国 シービー10 1エスダブリュ,エセ ックス,サフロン ウォルデン,アイクル トン,ミル レーン 25 (72)発明者 ウィリアム アイルランド ミルン 英国 シービー5 0ビービー,ケンブリ ッジ ,バーウェル,ノウス ストリート 133 ─────────────────────────────────────────────────── ─── Continuation of the front page (71) Applicant 592118217 William Ireland Milne UK CB 50 Beeby, Cambridge, Burwell, Knows Street 133 (72) Inventor Pierro Miglioreit United Kingdom E 18, London, South Wood Ford , Peel Road 67 (72) Inventor Simon Christopher John Garth UK Seabee 10 1 Es W, Essex, Saffron Walden, Aicleton, Mill Lane 25 (72) Inventor William Ireland Milne UK Seabee 50 Beeby, Cambridge, Burwell, Knows Street 133
Claims (9)
与える構成において、抵抗素子を形成する光導電性材の
領域、光源、該光源と該光導電性領域との間に設けら
れ、該光源から該領域に達する光の量を調節する光調節
手段から構成したことを特徴とする神経回路網。1. A structure for providing variable resistance interconnections in a neural network, the region of photoconductive material forming a resistive element, a light source, and being provided between the light source and the photoconductive region. A neural network comprising a light adjusting means for adjusting the amount of light reaching the region.
請求項1項に記載の神経回路網。2. The neural network according to claim 1, wherein the light control means comprises a liquid crystal light valve.
真乳剤の膜である請求項1に記載の神経回路網。3. The neural network according to claim 1, wherein the light control means is a photographic emulsion film provided with a photomask.
セテートの膜である請求項1に記載の神経回路網。4. The neural network according to claim 1, wherein the light control means is an acetate film provided with a photomask.
ある請求項1〜4のいずれか1項に記載の神経回路網。5. The neural network according to claim 1, wherein the photoconductive substance is amorphous silicon.
間に複数の該抵抗素子を形成する該光導電性の層からな
り、かつ該光調節手段が該交点に実質的にアライニング
した液晶セルのマトリクスからなる請求項1〜5のいず
れか1項に記載の神経回路網。6. A liquid crystal comprising said photoconductive layer forming a plurality of said resistive elements between the intersections of row and column conductors of a neural network, and said light modulating means being substantially aligned at said intersections. Neural network according to any one of claims 1 to 5, consisting of a matrix of cells.
ジスタを介してアドレスされるアクティブマトリクスで
ある請求項6に記載の神経回路網。7. The neural network according to claim 6, wherein the matrix of liquid crystal cells is an active matrix in which the cells are addressed via transistors.
つとしても働く比較的厚い透明な誘電性物質の層からな
る請求項6又は7に記載の神経回路網。8. The neural network of claim 6 or 7, comprising a relatively thick layer of transparent dielectric material that also acts as one of the two layers holding the liquid crystal material therebetween.
8に記載の神経回路網。9. The neural network of claim 8, wherein the dielectric material is polyimide.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9109685.9 | 1991-05-03 | ||
GB919109685A GB9109685D0 (en) | 1991-05-03 | 1991-05-03 | Neural networks |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05181993A true JPH05181993A (en) | 1993-07-23 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4141015A Pending JPH05181993A (en) | 1991-05-03 | 1992-05-06 | Nuro network |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH05181993A (en) |
GB (1) | GB9109685D0 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2019502970A (en) * | 2015-10-20 | 2019-01-31 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | Resistive processing unit |
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