JPH0514430B2 - - Google Patents
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- JPH0514430B2 JPH0514430B2 JP56081416A JP8141681A JPH0514430B2 JP H0514430 B2 JPH0514430 B2 JP H0514430B2 JP 56081416 A JP56081416 A JP 56081416A JP 8141681 A JP8141681 A JP 8141681A JP H0514430 B2 JPH0514430 B2 JP H0514430B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明はトランジスタの分離領域が、高濃度の
不純物を含んだポリシリコンの酸化膜で形成され
ているSOS／MOSトランジスタ（絶縁基板上に
エピタキシヤル成長させたシリコン層に形成した
MOSトランジスタ）及びその製造方法に関する
ものである。
不純物を含んだポリシリコンの酸化膜で形成され
ているSOS／MOSトランジスタ（絶縁基板上に
エピタキシヤル成長させたシリコン層に形成した
MOSトランジスタ）及びその製造方法に関する
ものである。
以下の説明に於ては説明の便宜上ｐチヤンネル
トランジスタを想定して述べるが、ｎチヤンネル
トランジスタでも本質的に同じであり、これも当
然本発明に含まれる。通常、SOS／MOSトラン
ジスタの構造と製造方法には次の２種類が実施さ
れている。
トランジスタを想定して述べるが、ｎチヤンネル
トランジスタでも本質的に同じであり、これも当
然本発明に含まれる。通常、SOS／MOSトラン
ジスタの構造と製造方法には次の２種類が実施さ
れている。
第１の構造と製造方法は第１図ａに示すごと
く、サフアイア基板１上のシリコン単結晶膜をエ
ツチングして島状のシリコン基板２を形成した
後、全面に薄いゲート酸化膜３を成長させてポリ
シリコンゲート４を形成するものである。第２の
構造と製造方法では、第１図ｂに示すごとく、シ
リコン単結晶膜のうちトランジスタの分離領域を
約1/2程度エツチングするかあるいはエツチング
することなしにいわゆるLOCOS酸化によつて酸
化膜５をトランジスタの分離領域に形成する。こ
のあと薄いゲート酸化膜３とポリシリコンゲート
４を図の様に形成するものである。
く、サフアイア基板１上のシリコン単結晶膜をエ
ツチングして島状のシリコン基板２を形成した
後、全面に薄いゲート酸化膜３を成長させてポリ
シリコンゲート４を形成するものである。第２の
構造と製造方法では、第１図ｂに示すごとく、シ
リコン単結晶膜のうちトランジスタの分離領域を
約1/2程度エツチングするかあるいはエツチング
することなしにいわゆるLOCOS酸化によつて酸
化膜５をトランジスタの分離領域に形成する。こ
のあと薄いゲート酸化膜３とポリシリコンゲート
４を図の様に形成するものである。
第１の場合は製造方法自体は容易である。しか
しながら島状シリコン２の４隅では薄いゲート酸
化膜３をはさんでポリシリコンゲート４が存在す
るので、ゲート耐圧が低くなるという欠点と島状
シリコンの段差で配線切れを生じやすいという欠
点があつた。これに対して第２の場合はトランジ
スタ分離領域の酸化膜が厚いので、ゲート耐圧の
低下や段差による配線切れの問題はない。しかし
分離領域５は単結晶シリコンの酸化によつて形成
されるために長大な酸化時間を必要とし、トラン
ジスタ特性に悪影響を及ぼす界面準位の発生や
Alのオートドープなどの問題を生じる。又、分
離領域のシリコン単結晶を1/2程度エツチングし
て酸化する方法は、シリコン単結晶のエツチング
量の判定が非常に困難なために全く実用的でない
などの欠点があつた。
しながら島状シリコン２の４隅では薄いゲート酸
化膜３をはさんでポリシリコンゲート４が存在す
るので、ゲート耐圧が低くなるという欠点と島状
シリコンの段差で配線切れを生じやすいという欠
点があつた。これに対して第２の場合はトランジ
スタ分離領域の酸化膜が厚いので、ゲート耐圧の
低下や段差による配線切れの問題はない。しかし
分離領域５は単結晶シリコンの酸化によつて形成
されるために長大な酸化時間を必要とし、トラン
ジスタ特性に悪影響を及ぼす界面準位の発生や
Alのオートドープなどの問題を生じる。又、分
離領域のシリコン単結晶を1/2程度エツチングし
て酸化する方法は、シリコン単結晶のエツチング
量の判定が非常に困難なために全く実用的でない
などの欠点があつた。
従つて本発明の目的は、ゲート耐圧の低下や配
線の段切れなどの問題がなく、かつ界面準位やオ
ートドープにより取り込まれるAl等の不純物が
少なく、良好な諸特性が得られるSOS／MOSト
ランジスタを容易に製造し得る方法を提供するこ
とにある。
線の段切れなどの問題がなく、かつ界面準位やオ
ートドープにより取り込まれるAl等の不純物が
少なく、良好な諸特性が得られるSOS／MOSト
ランジスタを容易に製造し得る方法を提供するこ
とにある。
本発明によるSOS／MOSトランジスタは、各
トランジスタの分離領域がリン、ボロンなどの不
純物を含んだポリシリコンの酸化膜で形成されて
おり、又特性に悪影響を及ぼす界面準位等は少な
い。本発明による製造方法は、上記発明による構
造のMOSトランジスタを容易かつ確実に製造し
得る方法を与えるものであり、絶縁基板上のあら
かじめ定められた部分に高濃度のｎ型あるいはｐ
型の不純物を含んだごく薄いポリシリコン層ある
いはシリコン酸化膜層を形成し、シリコンをエピ
タキシヤル成長させた後、前記ポリシリコン層上
に形成されたポリシリコン領域だけを特別の目合
せ工程を経ず全面の酸化工程だけでサフアイア基
板に達するまで短時間で酸化して分離領域を形成
することを特徴としている。このため本発明の構
造を不要な界面準位等を発生させずに製造し得る
卓絶した効果を発揮するものである。
トランジスタの分離領域がリン、ボロンなどの不
純物を含んだポリシリコンの酸化膜で形成されて
おり、又特性に悪影響を及ぼす界面準位等は少な
い。本発明による製造方法は、上記発明による構
造のMOSトランジスタを容易かつ確実に製造し
得る方法を与えるものであり、絶縁基板上のあら
かじめ定められた部分に高濃度のｎ型あるいはｐ
型の不純物を含んだごく薄いポリシリコン層ある
いはシリコン酸化膜層を形成し、シリコンをエピ
タキシヤル成長させた後、前記ポリシリコン層上
に形成されたポリシリコン領域だけを特別の目合
せ工程を経ず全面の酸化工程だけでサフアイア基
板に達するまで短時間で酸化して分離領域を形成
することを特徴としている。このため本発明の構
造を不要な界面準位等を発生させずに製造し得る
卓絶した効果を発揮するものである。
以下、第２図ａ〜ｆに至る一連の工程図を用い
て、本発明の典型的な一実施例につきその構造及
び製造方法を説明し、本発明の説明にかえる。
て、本発明の典型的な一実施例につきその構造及
び製造方法を説明し、本発明の説明にかえる。
第２図ａは、サフアイア基板１上に高濃度にリ
ンをドープしたポリシリコンを約500Å成長させ、
トランジスタ分離層に当る高濃度ポリシリコン１
１を残してエツチングした状態である。
ンをドープしたポリシリコンを約500Å成長させ、
トランジスタ分離層に当る高濃度ポリシリコン１
１を残してエツチングした状態である。
第２図ｂは、約0.6μｍの厚さだけシリコンをエ
ピタキシヤル成長させた所である。ここで、第２
図ａの状態で高濃度ポリシリコン１１の上はその
ままポリクリスタル状のシリコンが成長して分離
用ポリシリコン層１２となり、サフアイア基板１
上には単結晶のシリコンが成長してトランジスタ
のシリコン単結晶基板２となる。第２図ｃは、
950℃で約40分ウエツト酸化した後全ての酸化膜
を取り除いた状態を示してある。この酸化の工程
において、前記の高濃度ポリシリコン１１から分
離用ポリシリコン層１２にだけリンが拡散しこの
領域のリン濃度はかなり高くなる。高濃度のリン
がドープされた分離用ポリシリコン層１２はシリ
コン単結晶基板２の（100）面に比べ上記の条件
下では約３倍の酸化スピードを呈する。このため
分離用ポリシリコン層１２は約0.3μｍ酸化される
が、シリコン単結晶基板２は0.1μｍ程度しか酸化
されず、これらの酸化膜を除去した後は図に示す
ごとく段差があらわれる。第２図ｄは、さらに
950℃で40分間ウエツト酸化した後シリコン単結
晶基板２上の0.1μｍの酸化膜を取り除いた状態を
示してある。第２図ｃの分離用ポリシリコン層１
２は全て酸化層１３に変化しており、この状態で
シリコン単結晶基板２とほぼ等しい厚み、すなわ
ち0.4μｍとなる。0.4μｍの単結晶シリコンを２回
に分けて酸化する従来方法では合計で240分の処
理時間を要し、本発明の製造方法に比べて約３倍
の熱処理時間となる。
ピタキシヤル成長させた所である。ここで、第２
図ａの状態で高濃度ポリシリコン１１の上はその
ままポリクリスタル状のシリコンが成長して分離
用ポリシリコン層１２となり、サフアイア基板１
上には単結晶のシリコンが成長してトランジスタ
のシリコン単結晶基板２となる。第２図ｃは、
950℃で約40分ウエツト酸化した後全ての酸化膜
を取り除いた状態を示してある。この酸化の工程
において、前記の高濃度ポリシリコン１１から分
離用ポリシリコン層１２にだけリンが拡散しこの
領域のリン濃度はかなり高くなる。高濃度のリン
がドープされた分離用ポリシリコン層１２はシリ
コン単結晶基板２の（100）面に比べ上記の条件
下では約３倍の酸化スピードを呈する。このため
分離用ポリシリコン層１２は約0.3μｍ酸化される
が、シリコン単結晶基板２は0.1μｍ程度しか酸化
されず、これらの酸化膜を除去した後は図に示す
ごとく段差があらわれる。第２図ｄは、さらに
950℃で40分間ウエツト酸化した後シリコン単結
晶基板２上の0.1μｍの酸化膜を取り除いた状態を
示してある。第２図ｃの分離用ポリシリコン層１
２は全て酸化層１３に変化しており、この状態で
シリコン単結晶基板２とほぼ等しい厚み、すなわ
ち0.4μｍとなる。0.4μｍの単結晶シリコンを２回
に分けて酸化する従来方法では合計で240分の処
理時間を要し、本発明の製造方法に比べて約３倍
の熱処理時間となる。
第２図ｅは、ゲート酸化膜３を約400Å成長さ
せ適当なチヤンネルドープを施した後ゲートポリ
シリコン４を形成した所である。第２図ｆは、イ
オン注入等でソース・ドレインを形成した後
CVD酸化膜６を成長させ、コンタクトホールを
あけてメタル配線７を施した状態を示してある。
これら一連の図ではチヤネルに垂直な断面を示し
てあるのでソース・ドレインなどは描れていない
のが、この第２図ｆが本発明の構造の典型的な一
例である。
せ適当なチヤンネルドープを施した後ゲートポリ
シリコン４を形成した所である。第２図ｆは、イ
オン注入等でソース・ドレインを形成した後
CVD酸化膜６を成長させ、コンタクトホールを
あけてメタル配線７を施した状態を示してある。
これら一連の図ではチヤネルに垂直な断面を示し
てあるのでソース・ドレインなどは描れていない
のが、この第２図ｆが本発明の構造の典型的な一
例である。
本発明の構造によるSOS／MOSトランジスタ
は分離領域に厚い酸化膜が存在するので、ゲート
耐圧の低下や段差による配線の切れなどの問題は
全くおこらない。又ドープされたポリシリコンの
酸化膜を用いているので酸化時間が短く界面準位
の発生やアルミニウムのオートドープは有効に防
ぐことができる。さらに分離用酸化膜に接するト
ランジスタのサイドには自動的にリンが比較的高
濃度にドープされるので、サイドの寄生トランジ
スタによる影響はほとんどなくサイドのパンチス
ルーも有効に防げる。
は分離領域に厚い酸化膜が存在するので、ゲート
耐圧の低下や段差による配線の切れなどの問題は
全くおこらない。又ドープされたポリシリコンの
酸化膜を用いているので酸化時間が短く界面準位
の発生やアルミニウムのオートドープは有効に防
ぐことができる。さらに分離用酸化膜に接するト
ランジスタのサイドには自動的にリンが比較的高
濃度にドープされるので、サイドの寄生トランジ
スタによる影響はほとんどなくサイドのパンチス
ルーも有効に防げる。
本発明の製造方法によれば、高濃度にドープさ
れたポリシリコンと低濃度のシリコン単結晶の酸
化膜成長時間の違いを利用することにより従来の
LOCOS構造を得る方法に比べて約1/3の熱処理時
間で上記構造を作ることができる卓絶した効果を
発生するものである。
れたポリシリコンと低濃度のシリコン単結晶の酸
化膜成長時間の違いを利用することにより従来の
LOCOS構造を得る方法に比べて約1/3の熱処理時
間で上記構造を作ることができる卓絶した効果を
発生するものである。
以上の説明では、説明の便宜上、典型的でしか
も簡単な一実施例についてのみ述べて来たが、本
発明はこの様な実施例のみに限定されるものでは
ない。たとえば第２図ａのリンをドープしたポリ
シリコン層１１はボロンをドープしても良く、そ
の場合はｎチヤンネルトランジスタに適用でき
る。又、これらはいずれもポリシリコン層に限る
ものではなく、不純物を高濃度に含んだシリコン
酸化膜でも良く、当然これも本発明に含まれる。
も簡単な一実施例についてのみ述べて来たが、本
発明はこの様な実施例のみに限定されるものでは
ない。たとえば第２図ａのリンをドープしたポリ
シリコン層１１はボロンをドープしても良く、そ
の場合はｎチヤンネルトランジスタに適用でき
る。又、これらはいずれもポリシリコン層に限る
ものではなく、不純物を高濃度に含んだシリコン
酸化膜でも良く、当然これも本発明に含まれる。
第１図は従来構造及びその代表的な製造方法を
説明するための断面図であり、第２図は本発明の
構造及び製造方法の典型的実施例を主要断面図を
示しながら製造工程を追つて示したものである。
図中の記号はそれぞれ次のものも示している。 １……サフアイア基板、２……シリコン単結晶
基板、３……ゲート酸化膜、４……ゲートポリシ
リコン、５……トランジスタ分離用のシリコン酸
化膜、６……CVD酸化膜、７……メタリ配線、
１１……高濃度ポリシリコン、１２……分離用ポ
リシリコン層、１３……酸化層。
説明するための断面図であり、第２図は本発明の
構造及び製造方法の典型的実施例を主要断面図を
示しながら製造工程を追つて示したものである。
図中の記号はそれぞれ次のものも示している。 １……サフアイア基板、２……シリコン単結晶
基板、３……ゲート酸化膜、４……ゲートポリシ
リコン、５……トランジスタ分離用のシリコン酸
化膜、６……CVD酸化膜、７……メタリ配線、
１１……高濃度ポリシリコン、１２……分離用ポ
リシリコン層、１３……酸化層。
Claims (1)
- １ サフアイア基板上に高濃度にリンをドープし
たポリシリコンを成長させ、エツチングによりト
ランジスタ分離層に当る部分に高濃度ポリシリコ
ンを残す工程と、サフアイア基板上及び高濃度ポ
リシリコン上に一定の厚さだけシリコンをエピタ
キシヤル成長させてサフアイア基板上にシリコン
単結晶基板を、高濃度ポリシリコン上に分離用ポ
リシリコン層を形成する工程と、シリコン単結晶
基板及び分離用ポリシリコン層をウエツト酸化し
た後すべての酸化膜を取り除くことによりシリコ
ン単結晶基板と分離用ポリシリコン層に段差を設
ける工程と、シリコン単結晶基板と分離用ポリシ
リコン層をウエツト酸化することにより分離用ポ
リシリコン層を酸化層に変えシリコン単結晶基板
上の酸化膜を取り除くことによりシリコン単結晶
基板と酸化層の厚さをほぼ等しくする工程とから
なることを特徴とするSOS／MOSトランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141681A JPS57196579A (en) | 1981-05-28 | 1981-05-28 | Sos/mos transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141681A JPS57196579A (en) | 1981-05-28 | 1981-05-28 | Sos/mos transistor and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57196579A JPS57196579A (en) | 1982-12-02 |
| JPH0514430B2 true JPH0514430B2 (ja) | 1993-02-25 |
Family
ID=13745737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8141681A Granted JPS57196579A (en) | 1981-05-28 | 1981-05-28 | Sos/mos transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57196579A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184567A (ja) * | 1983-04-05 | 1984-10-19 | Nec Corp | 透明基板上の半導体デバイスの製造方法 |
| JPH05166919A (ja) * | 1991-12-18 | 1993-07-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5229157A (en) * | 1975-09-01 | 1977-03-04 | Nippon Telegr & Teleph Corp <Ntt> | Timer circuit |
| JPS54153582A (en) * | 1978-05-25 | 1979-12-03 | Agency Of Ind Science & Technol | Manufacture for semiconductor device |
-
1981
- 1981-05-28 JP JP8141681A patent/JPS57196579A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5229157A (en) * | 1975-09-01 | 1977-03-04 | Nippon Telegr & Teleph Corp <Ntt> | Timer circuit |
| JPS54153582A (en) * | 1978-05-25 | 1979-12-03 | Agency Of Ind Science & Technol | Manufacture for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57196579A (en) | 1982-12-02 |
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