JPH05122108A - データキヤリア - Google Patents

Abstract

(57)【要約】 【目的】 識別システムに用いられるデータキャリア内
のメモリの消費電力を低減し、通信距離を拡大するこ
と。 【構成】 送受信部１，ＡＳＫ検波回路８，残響制御回
路１７を有するデータキャリアに、メモリ部２９のメモ
リセル３２に必要な書き込み及び読み出し電圧を供給す
る高電圧供給部２１及び低電圧供給部２５を設ける。デ
ータキャリアがリードライトヘッドに近接すると、各部
に低電圧が供給される。そしてデータの書込み時には、
高電圧供給部２１より供給される高圧電圧を用いて、メ
モリセル３２にデータの書き込みを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は物流システム，電子乗車
券システム等の識別システムに用いられるデータキャリ
アに関するものである。

【０００２】

【従来の技術】従来工場における組立搬送ラインでの物
品，製品の識別等を機械化するためには、種々の物品等
を識別して管理するシステムが必要となる。そこで特開
平１−163991号のように識別対象物にメモリを有するデ
ータキャリアを設け、外部からデータ伝送によってデー
タキャリアに必要な情報を書込んでおき、必要に応じて
その情報を読出すようにした識別システムが提案されて
いる。このようなデータキャリアはパレット等に取り付
けて用いられ、パレットの搬送経路の側方に配置された
書込／読出制御ユニットからデータキャリアに必要なデ
ータを書込み又は読出すように構成される。このような
データキャリアのメモリとして、ＥＥＰＲＯＭ（電気的
にデータを消去可能なＲＯＭ）を使用したものがある。

【０００３】図７はメモリ部にＥＥＰＲＯＭを含む従来
のデータキャリアの構成を示すブロック図である。本図
において、送受信部１は搬送ラインに固定されたリード
ライトヘッドより出力される信号を受信及び送信するも
のであり、送受信用のコイル２とコンデンサ３により構
成される。コイル２及びコンデンサ３は搬送周波数に共
振する同調回路を形成しており、例えばＡＳＫ変調され
た信号を受信するものである。送受信部１の出力は電源
供給部４に与えられる。電源供給部４は、搬送周波数を
整流する整流回路５とコンデンサ６及び定電圧回路７を
有しており、定電圧回路７により例えば３〜５Ｖの定電
圧Ｖddが出力される。又送受信部１の出力は復調回路８
及びキャリア検出部９に与えられる。復調回路８は、送
受信部１のコイル２の両端に直列接続される検波用のダ
イオード８ａ，８ｂと、振幅変調されたパルス信号から
データ信号と制御信号（コマンド信号）を復調するＡＳ
Ｋ検波回路８ｃにより構成される。更に、キャリア検出
部９はダイオード９ａと接地抵抗９ｂにより構成され
る。キャリア検出部９は搬送波のキャリアをＩＦロジッ
ク回路１１に与えるものである。

【０００４】又データキャリアは、データを格納するメ
モリ部１０が設けられている。メモリ部１０は単一電源
で動作する素子であり、同一チップ内にデータの入出力
を制御するＩＦロジック回路１１，発振回路１２，チャ
ージポンプ回路１３，高電圧スイッチング回路１４及び
ＥＥＰＲＯＭのメモリセル１５及びメモリアクセス回路
１６が含まれる。ＥＥＰＲＯＭは一般にメモリの読出し
に例えば３〜５Ｖの直流電圧が必要であり、又メモリの
消去と書込みに例えば１５〜２０Ｖの直流電圧が必要な
不揮発性メモリである。このため通常のＥＥＰＲＯＭ
は、３〜５Ｖの電源電圧Ｖddから発振回路１２及びチャ
ージポンプ１３によって電圧変換を行い、１５〜２０Ｖ
の電圧Ｖppに昇圧している。

【０００５】図８はチャージポンプ回路１３とその周辺
回路の構成例を示す回路図である。本図に示すように発
振回路１２の互いに位相の反転するクロックＰ及びクロ
ックＱは、縦続接続された各ＭＯＳ型のトランジスタの
ソース及びトレインにチャージアップコンデンサを介し
て供給され、終段のトランジスタから高電圧Ｖppが出力
される。ここでチャージアップされた直流の高電圧は定
電圧ダイオードＤ１を介して複数のスイッチ部を有する
高電圧スイッチング回路１４に与えられる。

【０００６】次に、高電圧スイッチング回路１４はメモ
リセル１５へデータの消去再記録に際し高圧の電圧Ｖpp
を供給する。又メモリ部１０のメモリアクセス回路１６
はメモリセル１５の各アドレスにデータの記録及び読出
しを制御する。一方、復調回路８及びキャリア検出部９
の出力はＩＦロジック回路１１に与えられる。ＩＦロジ
ック回路１１はキャリア検出部９の出力信号により発振
回路１２を動作させたり、復調回路８からの制御信号に
よりメモリアクセス回路１６を動作させるものである。
ＩＦロジック回路１１には又残響制御回路１７が接続さ
れる。残響制御回路１７は、送受信部１で受信したＡＳ
Ｋ変調された信号に対して、コイル２及びコンデンサ３
の共振回路の残留振動をキャリアのオフ時に制御する回
路である。即ち、データキャリアよりデータを伝送する
際、このデータ信号によりＡＳＫの残留振動を停止さ
せ、その出力を送受信部１を介してリードライトヘッド
に送信するものである。

【０００７】一方、このデータキャリアに対向する位置
にデータ伝送を行うリードライトヘッドが設けられてい
る。リードライトヘッドは送受信部，変調及び復調回路
を有するもので、書込／読出制御ユニットにより各種の
データがデータキャリアに伝送される。

【０００８】

【発明が解決しようとする課題】このようにＥＥＰＲＯ
Ｍをメモリとするデータキャリアは、データをメモリセ
ル１５に記録するための高電圧発生回路が必要となる。
この高圧発生回路の発振回路１２は例えば数ＭHzで発振
するため、メモリ部１０の消費電流が大きくなるという
問題があった。このためデータキャリアの電源供給部４
の負荷電流は大きくなり、リードライトヘッドからの送
受信可能な距離が短くなってしまうという欠点があっ
た。

【０００９】本願の請求項１〜４の発明はこのような従
来の識別システムのデータキャリアの問題点に鑑みてな
されたものであって、データキャリアのデータを格納す
るメモリ部の消費電力を少なくし、リードライトヘッド
とデータキャリア間の通信距離を拡大することを目的と
する。更に本願の請求項１の発明は、メモリ部のチャー
ジポンプ回路をなくし、ＩＣチップの面積を少なくした
小型のデータキャリアを実現することを目的とする。

【００１０】

【課題を解決するための手段】本願の請求項１の発明
は、書込み時に高電圧を要する不揮発性のメモリ部を有
し、識別対象物に取り付けられるデータキャリアであっ
て、外部の書込／読出制御ユニットとの間で信号を受信
及び送信する送受信部と、送受信部の出力を検波して信
号を復調する復調回路と、送受信部が受信する搬送波を
整流して第１の直流電圧を出力し、メモリ部の書込みに
必要な電圧を与える高電圧供給部と、高電圧供給部の出
力を第１の直流電圧より低い第２の直流電圧に変換する
低電圧供給部と、を具備し、メモリ部は、復調回路のコ
マンドに基づいて高電圧供給部より得られる高圧をメモ
リに供給してデータを書込むロジック回路を有すること
を特徴とするものである。

【００１１】又本願の請求項２の発明は、書込み時に高
電圧を要する不揮発性のメモリ部を有し、識別対象物に
取り付けられるデータキャリアであって、外部の書込／
読出制御ユニットとの間で信号を受信及び送信する送受
信部と、送受信部のキャリア信号を検出するキャリア検
出部と、送受信部の出力を検波して信号を復調する復調
回路と、送受信部が受信する搬送波を整流して直流電圧
を出力する電源供給部と、を具備し、メモリ部は、復調
回路のコマンドに基づいて高電圧供給部より得られる高
圧をメモリに供給してデータを書込むロジック回路と、
キャリア検出部より得られるキャリアをメモリのデータ
書込みに必要な電圧に変換するチャージポンプ回路を有
することを特徴とするものである。

【００１２】

【作用】このような特徴を有する本願の請求項１の発明
によれば、データキャリアの送受信部が搬送波を受信す
ると、高電圧供給部はこの信号を整流して第１の直流電
圧を出力し、メモリ部に与える。又、低電圧供給部は高
電圧供給部の出力を第１の直流電圧より低い第２の直流
電圧に変換する。次にメモリ部は、低電圧及び高電圧供
給部から電源の供給を受ける。こうしてロジック回路の
制御によってメモリ部のメモリセルにデータの書込み及
び読出しを行うようにしている。

【００１３】又本願の請求項２の発明によれば、データ
キャリアの送受信部が搬送波を受信すると、電源供給部
はこの信号を整流して直流電圧を出力し、ＩＦロジック
回路及びメモリ部に与える。又チャージポンプ回路は、
キャリア検出部からのパルス信号をクロック源として用
い、電源供給部の電圧を高電圧に変換する。こうしてロ
ジック回路の制御によりメモリセルにデータを書込み及
び読出しを行うようにしている。

【００１４】

【実施例】図１は本発明の第１実施例におけるデータキ
ャリアの構成を示すブロック図である。尚従来例を示す
図７と同一部分は同一符号を付して詳細な説明を省略す
る。データキャリアは、送受信用のコイル２，コンデン
サ３を含む送受信部１と、ダイオード８ａ，８ｂとＡＳ
Ｋ検波回路８ｃを含む復調回路８と、ダイオード９ａと
接地抵抗９ｂを含むキャリア検出部９と、残響制御回路
１７を有することは従来例と同一である。さて送受信部
１の出力は高電圧供給部２１に与えられる。高電圧供給
部２１は第１の直流電圧を出力するもので、搬送波信号
を整流する整流回路２２と、その出力を平滑するコンデ
ンサ２３と、整流回路２２の出力を例えば１５〜２０Ｖ
の安定化された直流電圧Ｖppに変換する定電圧回路２４
を有している。

【００１５】次に、高電圧供給部２１の出力は低電圧供
給部２５に与えられる。低電圧供給部２５は、第１の直
流電圧より低い第２の直流電圧を出力するもので、高電
圧供給部２１の電源ラインに直列接続されるトランジス
タ２６と、そのコレクタとベース間に接続される抵抗２
７と、ベースとアース間に接続される定電圧ダイオード
２８とを含んで構成される。低電圧供給部２５は高圧の
電圧Ｖppを例えば３Ｖの電圧Ｖddに変換するものであ
る。

【００１６】高電圧供給部２１及び低電圧供給部２５の
出力電圧はメモリ部２９に供給される。メモリ部２９は
例えば２電源方式であって、高電圧供給部２１からの電
圧Ｖppはメモリ部２９のメモリセルのデータ書込み時に
用いられる。一方、低電圧供給部２５から出力する電圧
Ｖddはメモリ部２９のメモリセルのデータを読出した
り、メモリアクセス回路を含む他のブロックに電源電圧
を供給するものである。

【００１７】次に、メモリ部２９は、ＩＦロジック回路
３０，高電圧スイッチング回路３１，ＥＥＰＲＯＭの不
揮発性メモリセル３２，メモリアクセス回路３３を含ん
で構成される。ＩＦロジック回路３０は変調回路８から
の信号によりコマンド及びデータを分離し、コマンドに
基づいて高電圧スイッチング回路３１を動作させる。又
これと同時に、メモリアクセス回路３３を介してメモリ
セル３２を動作させるものである。

【００１８】さて、ＩＦロジック回路３０には、図２に
示す受電圧検出部３４が設けられる。本図に示すように
受電圧検出部３４は、高電圧供給部２１が出力する電圧
が、メモリセル３２の書込みに必要な電圧レベルに達し
ているか否かの状態を検出し、プログラミングイネーブ
ルの信号やライトコマンドレスポンスの信号を出力する
ものである。ここでプログラミングイネーブルは、メモ
リセル３２が書込み可能であることを示すイネーブル信
号である。ライトコマンドレスポンスはデータの書込み
の可否等の状態を示しており、送受信部１を介してリー
ドライトヘッドに転送するレスポンス信号である。

【００１９】受電圧検出部３４は、図２に示すように高
電圧供給部２１からの電源電圧Ｖppを分圧する分圧回路
３５と、この分圧電圧を所定の参照電圧と比較する比較
器３６を含むものである。比較器３６の出力はレジスタ
３７及びＤ型のフリップフロップ（ＦＦ）３８のクロッ
ク端子に与えられる。ここでレジスタ３７のメモリ内容
をステータス１（ＳＴ１）とする。比較器３６は、高電
圧供給部２１の出力電圧がメモリセル３２の書込みに必
要な電圧に達すれば、プログラミングイネーブルの信号
を出力し、レジスタ３７の特定位置にフラグを立てる。
一方、ＦＦ３８のＤ入力端には高電圧スイッチング回路
３１のオン信号が与えられ、高電圧スイッチング回路３
１の動作中に比較器３６からプログラミングイネーブル
の信号が出力されると、ＦＦ３８のＱ端子出力がＬレベ
ルとなる。又、ＦＦ３８のクリア端子にはＮＯＲ回路３
９が接続されている。ＮＯＲ回路３９はメモリアクセス
回路３２からのライトコマンドエンドの信号又は電源リ
セット信号によりＦＦ３８をリセットするものである。
ＦＦ３８のＱ出力はレジスタ４０に与えられ、その特定
位置にフラグが立てられる。レジスタ４０のメモリ内容
をステータス２（ＳＴ２）とする。ここでＳＴ２の特定
位置は、メモリセル３２にデータを書込み中であればＬ
レベル、書込み終了又は書込み禁止であればＨレベルと
する。

【００２０】このように構成されたデータキャリアの動
作について説明する。図３は受電圧検出部３４の動作を
示すタイムチャートである。データキャリア（ＤＣ）が
例えば搬送ラインに設けたリードライトヘッド（ＲＷ
Ｈ）に近接すると、データキャリアの送受信部１が搬送
波を受信し、キャリア検出部９がキャリア信号を出力す
る。このキャリア信号から図３（ａ）に示すライトコマ
ンドを検出すると、受電圧検出部３４によってのプログ
ラミングイネーブルを待ち受ける。高電圧供給部２１は
搬送波信号から直流電圧を整流しており、コンデンサ２
３の充電電圧が規定の電圧以上に達すると、定電圧回路
２４より直流電圧Ｖppが出力され。比較器３６は図３
（ｃ）の時刻t₁に示すように、プログラミングイネーブ
ル信号を出力する。この信号はレジスタ３７に入力され
て特定位置のフラグが立てられる。その後図３（ｂ）に
示すようにレジスタ３７のステータス（ＳＴ１）を含む
ライトコマンドレスポンスの信号が出力される。尚、高
電圧供給部２１により昇圧がされない場合には、プログ
ラミングイネーブル信号は出力されず、ＳＴ１はデータ
の書込み不許可状態となっている。

【００２１】このようにＩＦロジック回路３０は、デー
タの書込みの許可又は非許可の状態を示すライトコマン
ドレスポンスの信号を出力し、残響制御回路１７を介し
送受信部１からリードライトヘッドにその信号を伝送す
る。又、ＩＦロジック回路３０はプログラミングイネー
ブルがＨとなったときに、高電圧スイッチング回路３１
を動作させる。このとき図３（ｄ）の時刻t₂に示すよう
にメモリアクセス回路３３を介しメモリセル３２にデー
タが書込みされる。以後のライトコマンドレスポンスで
は、プログラミングイネーブル信号がそのまま出力さ
れ、リードライトヘッド側でリアルタイムでの監視がで
きる。

【００２２】もしデータキャリア内のメモリセル３２に
データを書込み中に高電圧供給部２１の電圧Ｖppが低下
すると、比較器３６は出力はＬレベルとなる。このとき
ＦＦ３８のＱ端子出力はＨレベルとなり、データの書込
みが不完全なことを示す信号がレジスタ４０にＳＴ２と
して登録される。

【００２３】さてメモリセル３２へのデータの書込みが
終了する時刻t₃には、メモリアクセス回路３３よりコマ
ンドエンド信号が出力される。そのため比較器３６から
プログラミングイネーブルの信号が出力されていても、
ＮＯＲ回路３９を介しＦＦ３８がリセットされ、Ｑ出力
がＬレベルとなる。そして図３（ｂ）の時刻t₃に示すよ
うに、レジスタ４０のＳＴ２がレスポンス２として送出
される。従ってリードライトヘッド側でデータが正常に
書込まれたことが確認される。

【００２４】以上のように受電圧検出部３４はメモリ部
２９のメモリセル３２の書込みに必要なプログラミング
電圧を常時管理しており、リードライトヘッドからの信
号レベルの低下やメモリセル３２へのデータの書込みの
継続により高圧Ｖppが低下すると、書込み不完全を示す
ライトコマンドレスポンスの信号が作成され、リードラ
イトヘッドに自動的にこの信号を返送するようにしてい
る。

【００２５】図４は本発明の第２実施例におけるデータ
キャリアの構成を示すブロック図である。尚第１実施例
を示す図１と同一部分は同一の符号を付けて詳細な説明
は省略する。本実施例の識別システムに使用されるデー
タキャリアは、コイル２とコンデンサ３を含む送信部１
と、ダイオード８ａ，８ｂ、ＡＳＫ検波回路８ｃを含む
復調回路８と、ダイオード９ａと接地抵抗９ｂを含むキ
ャリア検出部９と、残響制御回路１７とを有することは
第１実施例と同一である。さて本実施例では、送受信部
１の出力は電源供給部５１に与えられる。電源供給部５
１は、メモリ部に直流電圧を供給するものであり、搬送
波信号を整流する整流回路５２と、平滑用のコンデンサ
５３及び定電圧回路５４を含んで構成される。電源供給
部５１は、例えば３Ｖの直流電圧を電圧Ｖddとして電圧
検出回路５５及びメモリ部５６にその電圧を出力する。
電圧検出部５５は電源供給部５１の出力電圧がメモリ部
５６の動作に必要な電圧を出力しているか否かを検出す
る回路である。

【００２６】次にメモリ部５６はＩＦロジック回路５
７，チャージポンプ回路５８及びメモリアクセス回路５
９，高電圧スイッチング回路６０，メモリセル６１を有
している。ＩＦロジック回路５７は復調回路８からの信
号に基づいてコマンド及びデータを検出し各部を制御す
るものである。又ＩＦロジック回路５７には受電圧検出
部６２が含まれる。

【００２７】図５（ａ）は受電圧検出部６２の構成を示
すブロック図である。本図においてＡＮＤ回路６３は、
キャリア検出部９からのキャリア信号とＩＦロジック回
路５７のチャージポンプイネーブルの論理積信号をチャ
ージポンプ回路５８に出力するものである。チャージポ
ンプ回路５８は、図５（ｂ）に示すようにキャリア検出
部９により得られるキャリアをクロック源として、例え
ば15〜20Ｖの直流電圧に昇圧する回路である。チャージ
ポンプ回路５８の出力は定電圧ダイオード６４による電
圧リミッタを介して高電圧Ｖppが出力される。この電圧
は高電圧スイッチング回路６０に与えられる。

【００２８】次に電圧Ｖppの電圧は分圧回路６５により
分圧され、比較器６６に与えられる。比較器６６は分圧
回路６５の出力を参照電圧と比較し、この電圧より高い
ときにはＨレベルとなるプログラミングイネーブルの信
号を出力する。又比較器６６の出力はＳＴ１のレジスタ
６７に与えられ、メモリセル６１への書込みが可能なこ
とを示すフラグがセットされる。更に比較器６６の出力
はＤ型のＦＦ６８のクロック端子に与えられる。ＦＦ６
８はそのＤ入力端に高圧スイッチのオン状態を示す信号
が入力される。ＦＦ６８のＱ出力はＳＴ２のレジスタ６
９に与えられる。ＦＦ６８のクリア端子にはＮＯＲ回路
７０が接続されている。ＮＯＲ回路７０にはライトコマ
ンドエンドの信号又は電圧検出回路５５の電源リセット
が与えられ、これらの信号の何れか一方によりＦＦ６８
をリセットするものである。又図４において、チャージ
ポンプ回路５８から出力する電圧Ｖppは高電圧スイッチ
ング回路６０に与えられる。

【００２９】このように構成された識別システムに用い
られるデータキャリアの動作について説明する。図６は
受電圧検出部６２の動作を示すタイムチャートである。
データキャリアが例えば搬送ラインのリードライトヘッ
ドに近接すると、データキャリアの送受信部１は搬送波
を受信し、整流回路５２は搬送信号を整流してコンデン
サ５３を充電する。コンデンサ５３の充電電圧が規定電
圧に達すると、電源供給部５１より各ブロックに電圧Ｖ
ddが供給される。又、復調回路８は送信データの復調を
行い、キャリア検出部９はキャリア信号をＩＦロジック
回路５７に出力する。さて図６（ａ）のライトコマンド
を受信すると、チャージポンプイネーブルの信号をＨレ
ベルとする。

【００３０】チャージポンプイネーブルの信号が時刻t₀
でＨレベルとなり図５（ｂ）に示すキャリア信号がＡＮ
Ｄ回路６３に与えられると、チャージポンプ回路５８が
動作を開始する。そしてチャージングポンプ回路５８の
出力電圧が規定の高電圧に達すると、比較器６６は図６
（ｄ）の時刻t₁に示すようにプログラミングイネーブル
の信号を出力する。一方、レジスタ６７にはデータの書
込み状態を示す信号としてＳＴ１が登録される。

【００３１】プログラミングイネーブルがＨレベルとな
ったときから、図６（ｂ）に示すようにＩＦロジック回
路５７より残響制御回路１７にライトコマンドレスポン
スの信号が出力される。リードライトヘッドは既にデー
タキャリアにライトコマンドの信号を送信済みであるの
で、メモリアクセス回路５９を介し図６（ｅ）に示すよ
うに時刻t₂以後にメモリセル６１にデータが書込まれ
る。そしてデータの書込みが正常に終了すれば、高電圧
スイッチがオフとなり、図６（ｂ）に示すようにそのと
きのライトコマンドレスポンスとしてステータス２が送
信されて処理を終える。

【００３２】もしデータの書込中にデータキャリアがリ
ードライトヘッドから遠ざかったり、チャージポンプ回
路５８の長時間の動作により電源供給部５１の充電電圧
が低下すると、比較器６６のプログラミングイネーブル
の信号はＬレベルとなり、高電圧スイッチング回路６０
をオフにする。又ＦＦ６８のＱ端子出力はＨレベルとな
り、データの書込み不完全を示す信号がレジスタ６８に
登録される。そしてデータの書込み不完全を示すライト
コマンドレスポンス信号が、残響制御回路１７を介しリ
ードライトヘッドに返送される。

【００３３】このようにデータキャリアのメモリ部５６
に、キャリア信号から得られるクロックで動作するチャ
ージポンプ回路５８を設けたことにより、メモリ部５６
に発振回路を内蔵する必要がなく、メモリ部５６の回路
構成を簡単にすることができる。特に図７に示す発振回
路１２は数ＭHzの高周波で動作するので、この回路部の
消費電力は極めて大きく、この部分を削除したことによ
りメモリ部５６の消費電力は大幅に低減される。このた
めデータキャリアは、リードライトヘッドからの送信信
号を低いレベルで受信しても、メモリ部５６へのデータ
の書込動作が可能となる。

【００３４】尚、本実施例で使用する搬送波は図５
（ｂ）に示すように常時ノンキャリアの部分を含むＡＳ
Ｋ信号としたが、チャージポンプ回路５８の動作効率を
向上させるため、リードライトヘッドからライトコマン
ドを送信した後は、暫くの間連続発振するパルス信号を
含む搬送波に切り換える方式にしてもよい。この場合は
より安定な高圧電源が得られることになる。

【００３５】

【発明の効果】以上のように請求項１記載の発明によれ
ば、データキャリアのデータを格納するメモリ部に送受
信部からの搬送信号により高圧及び低電圧を発生する高
電圧供給部及び低電圧供給部を夫々接続することによ
り、メモリ部の回路構成を簡単にすることができる。又
メモリ部から発振回路及びチャージポンプ回路をなくす
ことによりチャージングコンデンサがなくなり、ＩＣの
チップ面積が大幅に縮小される。このため消費電力の低
減化が図られ、データ通信距離を大きくすることができ
る。データキャリアを小電力化でき、より小型のデータ
キャリアを実現できる。

【００３６】又、請求項２記載の発明によれば、データ
キャリアのメモリ部に外部からの搬送波で動作する電源
供給部を設けたことにより、発振回路を内蔵する必要が
なくなる。このためメモリ部の消費電力は少なくなり、
リードライトヘッドとデータキャリアの通信距離を増大
できるという効果が得られる。更にメモリ部を構成する
ＩＣのチップ面積が小さくなり、データキャリアの小型
化を図れる優れた識別システムが実現できる効果が生ま
れる。

【図面の簡単な説明】

【図１】本発明の第１実施例のデータキャリアの構成を
示すブロック図である。

【図２】第１実施例におけるデータキャリアの受電圧検
出部の構成を示すブロック図である。

【図３】第１実施例におけるデータキャリアの動作を示
すタイムチャートである。

【図４】本発明の第２実施例のデータキャリアの構成を
示すブロック図である。

【図５】第２実施例におけるデータキャリアの受電圧検
出部の構成を示すブロック図である。

【図６】第２実施例におけるデータキャリアの動作を示
すタイムチャートである。

【図７】従来のデータキャリアの構成を示すブロック図
である。

【図８】従来のデータキャリアにおけるメモリ部の高圧
電源回路の構成を示す回路図である。

【符号の説明】

１ 送受信部 ８ 復調回路 ９ キャリア検出部 １７ 残響制御回路 ２１ 高電圧供給部 ２５ 低電圧供給部 ２９，５６ メモリ部 ３０，５７ ＩＦロジック回路 ３１，６０ 高電圧スイッチング回路 ３２，６１ メモリセル ３３，５９ メモリアクセス回路 ３４，６２ 受電圧検出部 ３６，６６ 比較器 ３７，４０，６７，６９ レジスタ ３８，６８ ＦＦ ５１ 電源供給部 ５８ チャージポンプ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 書込み時に高電圧を要する不揮発性のメ
   モリ部を有し、識別対象物に取り付けられるデータキャ
   リアであって、 外部の書込／読出制御ユニットとの間で信号を受信及び
   送信する送受信部と、 前記送受信部の出力を検波して信号を復調する復調回路
   と、 前記送受信部が受信する搬送波を整流して第１の直流電
   圧を出力し、前記メモリ部の書込みに必要な電圧を与え
   る高電圧供給部と、 前記高電圧供給部の出力を第１の直流電圧より低い第２
   の直流電圧に変換する低電圧供給部と、を具備し、 前記メモリ部は、前記復調回路のコマンドに基づいて前
   記高電圧供給部より得られる高圧を前記メモリに供給し
   てデータを書込むロジック回路を有することを特徴とす
   るデータキャリア。
2. 【請求項２】 書込み時に高電圧を要する不揮発性のメ
   モリ部を有し、識別対象物に取り付けられるデータキャ
   リアであって、 外部の書込／読出制御ユニットとの間で信号を受信及び
   送信する送受信部と、 前記送受信部のキャリア信号を検出するキャリア検出部
   と、 前記送受信部の出力を検波して信号を復調する復調回路
   と、 前記送受信部が受信する搬送波を整流して直流電圧を出
   力する電源供給部と、を具備し、 前記メモリ部は、前記復調回路のコマンドに基づいて前
   記高電圧供給部より得られる高圧を前記メモリに供給し
   てデータを書込むロジック回路と、前記キャリア検出部
   より得られるキャリアを前記メモリのデータ書込みに必
   要な電圧に変換するチャージポンプ回路を有することを
   特徴とするデータキャリア。
3. 【請求項３】 前記メモリ部は、 前記データを保持する不揮発性のメモリセルと、 前記メモリセルにデータの書込み及び読出しのメモリア
   ドレスを制御するメモリアクセス回路と、 前記メモリセルへのデータの書込み時に必要な前記第１
   の直流電圧を断続する高電圧スイッチング回路と、 前記高電圧供給部が出力する電圧が、前記メモリ部のデ
   ータ書込み電圧レベルに達しているか否かの状態を検出
   する受電圧検出部と、を具備することを特徴とする請求
   項１記載のデータキャリア。
4. 【請求項４】 前記メモリ部は、 前記データを保持する不揮発性のメモリセルと、 前記メモリセルにデータの書込み及び読出しのメモリア
   ドレスを制御するメモリアクセス回路と、 前記チャージポンプ回路の出力により前記メモリセルへ
   のデータの書込み時に必要な電圧を断続する高電圧スイ
   ッチング回路と、 前記高電圧供給部が出力する電圧が、前記メモリ部のデ
   ータ書込み電圧レベルに達しているか否かの状態を検出
   する受電圧検出部と、を具備することを特徴とする請求
   項２記載のデータキャリア。