JPH0512751B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明はベクトル処理装置において、先行する
命令の処理結果を後続の命令の入力オペランドと
して使用する場合における、後続命令の実行開始
時期の制御方式に関する。

(b) 技術の背景 ベクトル処理装置は、ベクトルのエレメントで
ある複数の単位データを有する第２オペランドＡ
＝a0，a1，……，ai，……，a_o-1と、複数の単位
データを有する第３オペランドＢ＝b0，b1，…
…，bi，……，b_o-1との対応する単位データ間に
演算を行い、処理結果の第１オペランドＣ＝c0，
c1，……，ci，……，c_o-1を得ることを基本機能
とするものである。例えばベクトル演算Ｃ＝Ａ＋
Ｂは、単位データの演算ci＝ai＋biのｎ回の繰り
返しで構成される。

このような演算は、ベクトル処理装置におい
て、ベクトル命令の実行として遂行される。ベク
トル命令は一般に、命令コード、第１オペランド
指定部、第２オペランド指定部及び第３オペラン
ド指定部を有し、例えば「VM1，２，３」は、
ベクトル・レジスタ２とベクトル・レジスタ３の
内容を乗算した結果をベクトル・レジスタ１に格
納することを指定するベクトル乗算命令である。

(c) 従来技術と問題点 第１図はベクトル処理装置の一例を示す図で、
ベクトル処理装置２００は主記憶制御装置２を介
して主記憶装置１と接続され、主記憶装置上のデ
ータを処理するが、処理の対象となるデータは主
記憶装置１とベクトル・レジスタ記憶装置４の間
でブロツク転送され、演算の直接の対象は記憶装
置４のデータである。このデータ転送はロード処
理部７及びストア処理部８において処理される。
演算は演算処理部６の加算器９及び乗除算器１０
により処理される。命令制御部５は以上の各部を
制御する。

ベクトル命令を高速に実行する為に、ロード処
理部７、ストア処理部８、加算器９、乗除算器１
０等は並行して動作可能とされ、且つ所謂パイプ
ライン制御方式によつて、複数の命令の実行が並
行処理される。このようなベクトル処理装置にお
いて、或る命令に続いてその実行結果を入力オペ
ランドとする後続命令がある場合（このような状
態をレジスタ干渉という。）には、後続命令の開
始は先行命令の実行状態に同期させる為に、特別
の考慮が必要になる。このような場合の後続命令
の開始を制御する為の改善された方式が、同じ出
願人の特許出願公開である特開昭57−206982「命
令制御方式」に開示されている。

第２図はこの発明を適用して、乗算命令VMと
加算命令VAを実行する場合のタイミングを示
す。図において、IFは命令フエツチ、Ｄは命令
デコード、Ｑは待ち合わせ、Ｅは命令の実行の各
フエーズを示す。図に示されるように、先行命令
の実行結果の単位データの書込みが開始された時
に実行中命令管理部からライト・フラグ信号を出
し、その他の条件が満たされていれば、ライト・
フラグ信号によつて後続命令を開始させる。これ
によりベクトル処理装置の資源が有効に利用でき
るようになる。

しかし、第２図に示した方式は、もし先行命令
のパイプラインの中に処理時間の長いステージが
あり、従つて結果の書込み速度が、後続命令によ
る同じデータの読み出し速度より遅くなる場合に
は適用できない。従つて、従来このような組合せ
の場合には、先行命令の実行完了を待つて、後続
命令を開始しなければならず、ベクトル処理装置
の資源の遊び時間を大きくしていた。

(d) 発明の目的 従つて本発明の目的は、ベクトル処理装置にお
ける上記の問題点にかんがみ、先行命令の処理速
度が後続命令の処理速度より遅い場合における、
両命令の実行処理並行度を高める為の改善された
方式を提供するにある。

(e) 発明の構成 本発明の目的は、順序づけられた複数の単位デ
ータに一定の順序で順次アクセスする記憶装置
と、該記憶装置のデータを処理する第１演算部及
び第２演算部とを有し、第２演算部は該記憶装置
のアクセスサイクルに等しい処理時間で、各該単
位データを該アクセス順に処理し、第１演算部は
第２演算部の整数Ｘ倍の処理時間を要し、該記憶
装置の同一の単位データ列にＸ回の反復アクセス
を行う内の、該列の各該単位データごと１回のア
クセスのみを有効アクセスとして、当該単位デー
タを処理するベクトル処理装置において、第１の
命令に続いて第２の命令を実行し、第１の命令は
第１演算部を使用して実行し、第２の命令は第１
の命令の処理結果である該記憶装置のデータをオ
ペランドとし、第２演算部を使用して実行する場
合に、第１の命令の該処理結果データを該記憶装
置に格納するための第Ｘ回の該反復アクセスを行
う最初の該単位データのアクセス開始時以後であ
つて、該処理結果の最終単位データの格納処理開
始時より前に、第２の命令の実行を開始するよう
に構成されていることを特徴とする命令制御方式
により達成される。

(f) 発明の実施例 以下に本発明の実施例を説明するが、その前に
本発明の適用に好適なベクトル・レジスタ記憶装
置４の構成について簡単に述べる。

そのような記憶装置は、第３図に概要を例示す
るように、複数のバンクからなり（図はバンク１
００〜１０７の８バンクの例）、アドレス回路１
４によつてアドレス０〜Ｍ−１の１を選択するこ
とにより、該アドレスに属する全バンクの単位デ
ータにアクセスできる。その場合各バンクは一定
のアクセスサイクルごとにバンク１００から１０
７へ順にアクセスされる。アクセスするバンクは
セレクタ１２０及び１２１により選択される。１
１０は記憶装置の制御回路である。

このような記憶装置において、アクセス源６の
スループツト（時間当たりの入出力可能データ
量）が記憶装置のスループツトより小さい場合の
アクセス制御方式については、同じ出願人の特許
出願（特願昭59−20313号）「記憶装置アクセス制
御方式」に開示されている。それによれば、アク
セス源のスループツトが記憶装置のそれの１／Ｘ
より大きくなるような整数Ｘを選び、上記のよう
にして行われるバンクへの順次アクセスをＸ回繰
り返す。この間にＸ回に１回のみを有効アクセス
としてアクセスすることにより、１／Ｘのスルー
プツトで全バンクにアクセスできる。

本発明の最も好適な実施例として、上記の記憶
装置をベクトル・レジスタ記憶装置４に使用する
ベクトル処理装置の命令制御方式を述べる。

第４図は命令制御装置である。主記憶装置１か
らフエツチされたベクトル命令が命令フエツチ用
Ｄレジスタ１１にセツトされる。この命令はデコ
ーダ１２によつてデコードされる。デコードされ
た命令情報は待ち合わせ用Ｑレジスタ１３にセツ
トされる。命令発信制御回路１４は、Ｑレジスタ
１３及び実行中命令管理部１５−１又は１５−２
からの情報によつて、命令発信の可否を判断し、
発信可能な場合には、空きの実行中命令管理部１
５−１又は１５−２へＱレジスタ１３内の命令情
報を転送する。

実行中命令管理部１５−１は、実行中命令用
E1レジスタ１６−１、計数回路１７−１及びラ
イト・フラグ１８−１を有する。E1レジスタ１
６−１には、対応する演算処理部で実行される命
令情報がセツトされる。計数回路１７−１はE1
レジスタ１６−１に命令情報がセツトされた時に
時間計数を開始し、その命令情報で定まる時間を
計数した時に、ライト・フラグ１８−１をオンに
セツトする。実行中命令管理部１５−２も１５−
１と同様の構成を有する。

命令発信制御回路１４は、命令発信先の演算
処理部及び実行中命令管理部が空いているか、
命令オペランドのベクトル・レジスタの干渉が無
いか、ライト・フラグがオンか等により命令発
信可否を判定する。こゝでベクトル・レジスタの
干渉とは、ベクトル・レジスタ記憶装置上のレジ
スタにおいて、前記のレジスタ干渉がある状態を
言う。この干渉が検出された場合には、他の条件
が満足されていても、先行命令についてライト・
フラグ１８−１または１８−２がオンとなるま
で、命令発信を待つ。

第５図は命令発信制御回路１４内にある、レジ
スタ干渉チエツク回路の実施例である。図示の回
路は実行中命令管理部１５−１に対応する回路で
あり、命令発信制御回路１４には、同様の回路が
実行中命令管理部１５−２に対応して別に１組設
けられる。

図においてライト・フラグ信号はライト・フラ
グ１８−１からの信号であり、その他の入力信号
はそれぞれE1レジスタ１６−１及びＱレジスタ
１３内の命令情報のうちのオペランド・レジスタ
番号情報である。

E1レジスタの第１オペランド・レジスタ番号、
即ち実行中命令の結果格納先レジスタ番号、とＱ
レジスタの第２又は第３オペランド・レジスタ番
号とが一致すると、それぞれの比較回路１９又は
２０の“１”出力が論理積ゲート２１又は２２に
入力する。この時、否定回路２３のライト・フラ
グ信号入力が“０”であれば、ゲート２１又は２
２の少なくとも一方の出力は“１”となり、論理
和ゲート２４を経て命令発信待ち信号が“１”と
なる。その他の条件においては、命令発信待ち信
号は“０”である。命令発信制御回路１４におい
て、命令発信待ち信号が“１”である間、Ｑレジ
スタ１３にある待ち合わせ命令の発信は抑制され
る。

第６図は本発明によるベクトル命令実行の一例
を示す。図は下記のような２命令がの順に実
行されるべき場合である。

VD １，２，３ VA ４，５，１ こゝで、のVD命令はベクトル・レジスタ番
号２と番号３とのベクトル間の除算を実行し、結
果をベクトル・レジスタ番号１に格納する命令で
あり、のVA命令はベクトル・レジスタ番号５
と番号１とのベクトル間の加算を実行し、結果を
ベクトル・レジスタ番号４に格納する命令であ
る。従つて、両命令間にはレジスタ番号１におい
てレジスタ干渉がある。

又、の命令は各ベクトル要素の除算におい
て、演算回路を５サイクル間保留するものとし、
この為にベクトル・レジスタ記憶装置４と演算部
６との単位データの入出力は、前記特許出願（特
願昭59−20313号）の方式により、５サイクルに
１回を有効アクセスとして実行される。

第６図は左から右へ時間の流れを示し、菱形は
各命令実行パイプラインのステージの進行を、上
から下の方向の流れとして表している。IF，Ｄ，
Ｑ，Ｅ等の記号の意味は第２図と同じである。
VD命令の流れにおける最下段は演算結果をベク
トル・レジスタ記憶装置に格納するステージであ
り、数字は各サイクルでアクセスする記憶装置バ
ンクの番号を示し、このうち番号を□で囲んで示
すバンクが有効アクセスとしてアクセスされるこ
とを示している。本例でベクトルは８個の単位デ
ータで構成され、記憶装置の同じアドレスにアク
セスを５回繰り返し、合計40サイクルのアクセス
によつて８データを入／出力するものとしてい
る。

他方、のベクトル加算命令VAでは、パイプ
ラインの全ステージが１サイクルで進むので、ベ
クトル・レジスタ記憶装置４とのデータ入出力は
毎サイクル可能であり、８サイクルで全データを
入／出力できる。

VD命令がE1レジスタ１６−１にセツトされ
ると、計数回路１７−１が時間計数を開始し、毎
サイクル＋１されて、計数値が設定値になると、
ライト・フラグ１８−１をオン（“１”）にする。
従つて第５図のライト・フラグ信号が“１”にな
つて命令発信待ち信号が“０”になるので、命令
発信制御回路１４において、Ｑレジスタ１３にあ
るVA命令が実行中命令用E2レジスタ１６−２に
セツトされ、VA命令の実行が開始される。

上記において、計数回路１７−１の設定値は、
ベクトル・レジスタ記憶装置４の各バンクへＸ回
の繰り返しアクセスをするアクセス制御方式にお
いて、第Ｘ回アクセスの開始時点を決定するよう
に設定される。従つて、上記のように毎サイクル
カウントアツプする計数回路を使用する場合の設
定値は、バンク数をＮ、繰り返しアクセス回数を
Ｘとした場合、Ｎ（Ｘ−１）と、命令実行開始か
ら最初の結果を格納するまでの時間により定ま
る。後者の値を10サイクルとすると、本例の設定
値は８×（５−１）＋10＝42となる。

(g) 発明の効果 以上の説明から明らかなように、本発明によれ
ば、レジスタ干渉があり、且つ先行ベクトル命令
が後続ベクトル命令より長い処理時間を要する場
合において、後続命令の実行開始時期を、先行命
令の実行完了以前まで早めることができるので、
ベクトル処理装置の実行並行度を高め、従つて装
置の処理性能を改善することができる。

【図面の簡単な説明】

第１図はベクトル処理装置の概要を示す図、第
２図は従来の命令列処理タイミング例を示す図、
第３図はベクトル・レジスタ記憶装置の例を示す
図、第４図は本発明の命令制御装置の実施例のブ
ロツク図、第５図は命令発信制御回路内のレジス
タ干渉チエツク回路の実施例のブロツク図、第６
図は本発明の命令列処理タイミング例を示す図で
ある。 図において、２００はベクトル処理装置、１は
主記憶装置、２は主記憶制御装置、３はメモリ・
アクセス処理部、４はベクトル・レジスタ記憶装
置、５は命令制御部、６は演算処理部、１１は命
令フエツチ用Ｄレジスタ、１３は待ち合わせ用Ｑ
レジスタ、１４は命令発信制御回路、１５−１及
び１５−２は実行中命令管理部、１６−１及び１
６−２はそれぞれ実行中命令用E1及びE2レジス
タ、１７−１及び１７−２は計数回路、１８−１
及び１８−２はライト・フラグ、１９及び２０は
比較回路、２１及び２２は論理積ゲート、２３は
否定ゲート、２４は論理和ゲート、１００〜１０
７は記憶装置バンク、１１０は記憶装置の制御回
路である。

Claims (1)

1. 【特許請求の範囲】 １ 順序づけられた複数の単位データに一定の順
   序で順次アクセスする記憶装置と、 該記憶装置のデータを処理する第１演算部及び
   第２演算部とを有し、 第２演算部は該記憶装置のアクセスサイクルに
   等しい処理時間で、各該単位データを該アクセス
   順に処理し、 第１演算部は第２演算部の整数Ｘ倍の処理時間
   を要し、該記憶装置の同一の単位データ列にＸ回
   の反復アクセスを行う内の、該列の各該単位デー
   タごと１回のアクセスのみを有効アクセスとし
   て、当該単位データを処理するベクトル処理装置
   において、 第１の命令に続いて第２の命令を実行し、第１
   の命令は第１演算部を使用して実行し、第２の命
   令は第１の命令の処理結果である該記憶装置のデ
   ータをオペランドとし、第２演算部を使用して実
   行する場合に、 第１の命令の該処理結果データを該記憶装置に
   格納するための第Ｘ回の該反復アクセスを行う最
   初の該単位データのアクセス開始時以後であつ
   て、該処理結果の最終単位データの格納処理開始
   時より前に、第２の命令の実行を開始するように
   構成されていることを特徴とする命令制御方式。