JPH05102290A - Semiconductor device - Google Patents
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- JPH05102290A JPH05102290A JP28403391A JP28403391A JPH05102290A JP H05102290 A JPH05102290 A JP H05102290A JP 28403391 A JP28403391 A JP 28403391A JP 28403391 A JP28403391 A JP 28403391A JP H05102290 A JPH05102290 A JP H05102290A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、各種ドライバ、オペア
ンプ、パワーＩＣ等のように、高耐圧素子と低飽和電圧
素子とが同一半導体基板上に作り込まれた半導体装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device in which a high breakdown voltage element and a low saturation voltage element are formed on the same semiconductor substrate such as various drivers, operational amplifiers and power ICs.
【０００２】[0002]
【従来の技術】以下、図３を参照する。図３は、バイポ
ーラ集積回路のＮＰＮトランジスタ領域の素子構造を示
した断面図である。図中、符号１はＰ+ 型のシリコン基
板、２はＮ- エピタキシャル層、３はＮ+ 埋め込み層、
４はＰ+ 分離拡散層、５はＮ+ コレクタ拡散層、６はＰ
+ ベース拡散層、７はＮ+ エミッタ拡散層である。この
トランジスタのベースＢとコレクタＣ間に逆方向に印加
電圧を上げていくと、ベース拡散層６から低濃度のエピ
タキシャル層２の側へ空乏層が延びていき、ついには埋
め込み層３に到達してブレインクダウンするという、い
わゆるリーチスルー現象が生じる。このようなリーチス
ルー現象を抑えてＢ−Ｃ間の耐圧を上げるために、エピ
タキシャル層２を厚くするという手法が採られている。2. Description of the Related Art Referring to FIG. FIG. 3 is a cross-sectional view showing the element structure in the NPN transistor region of the bipolar integrated circuit. In the figure, reference numeral 1 is a P + type silicon substrate, 2 is an N − epitaxial layer, 3 is an N + buried layer,
4 is a P + isolation diffusion layer, 5 is an N + collector diffusion layer, and 6 is P
+ Is a base diffusion layer, and 7 is an N + emitter diffusion layer. When the applied voltage is increased in the opposite direction between the base B and the collector C of this transistor, the depletion layer extends from the base diffusion layer 6 to the low-concentration epitaxial layer 2 side, and finally reaches the buried layer 3. A so-called reach-through phenomenon occurs in which the ink is blown down. In order to suppress such a reach-through phenomenon and increase the breakdown voltage between B and C, a method of thickening the epitaxial layer 2 is adopted.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、上述のようにＢ−Ｃ間の耐圧を上げる
ためにエピタキシャル層２を厚くすると、それだけ抵抗
が増えるので、コレクタＣとエミッタＥ間の飽和電圧が
高くなる。したがって、同一シリコン基板上に低飽和電
圧を必要とする素子を作りこむ必要がある場合に、エピ
タキシャル層２を厚くしたことによる飽和電圧の上昇分
を、当該低飽和電圧素子のエミッタ面積やコレクタ面積
を大きくすることによって補っている。そのため、低飽
和電圧素子のサイズが大きくなり、高耐圧素子と低飽和
電圧素子とが同一基板上に作り込まれた半導体装置の微
細化を図るのが困難であるという問題点がある。However, the conventional example having such a structure has the following problems. That is, if the epitaxial layer 2 is made thicker in order to increase the breakdown voltage between B and C as described above, the resistance increases accordingly, and the saturation voltage between the collector C and the emitter E increases. Therefore, when it is necessary to fabricate an element that requires a low saturation voltage on the same silicon substrate, the increase in the saturation voltage due to the thickening of the epitaxial layer 2 is taken as the emitter area or collector area of the low saturation voltage element. Is compensated by increasing. Therefore, there is a problem that the size of the low saturation voltage element becomes large, and it is difficult to miniaturize the semiconductor device in which the high breakdown voltage element and the low saturation voltage element are formed on the same substrate.
【０００４】本発明は、このような事情に鑑みてなされ
たものであって、高耐圧素子と低飽和電圧素子とが同一
基板上に作り込まれた半導体装置の微細化を図ることを
目的としている。The present invention has been made in view of such circumstances, and an object thereof is to miniaturize a semiconductor device in which a high breakdown voltage element and a low saturation voltage element are formed on the same substrate. There is.
【０００５】[0005]
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、請求項１に記載の発明は、高耐圧素子と低飽和電圧
素子とが同一半導体基板上に作り込まれた半導体装置に
おいて、半導体基板上に形成された第１のエピタキシャ
ル層と、前記第１のエピタキシャル層の上に形成された
第２のエピタキシャル層と、半導体基板と第１のエピタ
キシャル層との間で、高耐圧素子領域に形成された第１
の下部埋め込み層と、半導体基板と第１のエピタキシャ
ル層との間で、低飽和電圧素子領域に形成された第２の
下部埋め込み層と、第１のエピタキシャル層と第２のエ
ピタキシャル層との間で、低飽和電圧素子領域に第２の
下部埋め込み層に達するように形成された上部埋め込み
層とを備え、高耐圧素子を第１の下部埋め込み層の上方
に形成するとともに、低飽和電圧素子を上部埋め込み層
の上方に形成したものである。The present invention has the following constitution in order to achieve such an object. That is, according to the invention of claim 1, in a semiconductor device in which a high breakdown voltage element and a low saturation voltage element are formed on the same semiconductor substrate, the first epitaxial layer formed on the semiconductor substrate and the first epitaxial layer The second epitaxial layer formed on the first epitaxial layer, and the first epitaxial layer formed on the high breakdown voltage element region between the semiconductor substrate and the first epitaxial layer.
Between the semiconductor substrate and the first epitaxial layer, a second lower buried layer formed in the low saturation voltage element region, and between the first epitaxial layer and the second epitaxial layer. In the low saturation voltage element region, an upper buried layer formed to reach the second lower buried layer is provided, the high breakdown voltage element is formed above the first lower buried layer, and the low saturation voltage element is formed. It is formed above the upper buried layer.
【０００６】また、請求項２に記載の発明は、請求項１
に記載の半導体装置において、第１のエピタキシャル層
の抵抗率を第２のエピタキシャル層の抵抗率よりも小さ
くしたものである。The invention described in claim 2 is the same as claim 1
In the semiconductor device described in the item (1), the resistivity of the first epitaxial layer is smaller than the resistivity of the second epitaxial layer.
【０００７】[0007]
【作用】請求項１に記載の発明の作用は次のとおりであ
る。すなわち、高耐圧素子は第１の下部埋め込み層の上
方に形成されているので、高耐圧素子と第１の下部埋め
込み層の距離が長くなり、それだけ高耐圧素子の接合部
から延びる空乏層が第１の下部埋め込み層に達し難くな
り、高い耐圧が得られる。一方、低飽和電圧素子は、第
２の下部埋め込み層に達する上部埋め込み層の上方に形
成されているので、低飽和電圧素子と上部埋め込み層の
距離が短くなり、それだけ抵抗が下がるので、低い飽和
電圧が得られる。The operation of the invention described in claim 1 is as follows. That is, since the high breakdown voltage element is formed above the first lower buried layer, the distance between the high breakdown voltage element and the first lower buried layer becomes long, and the depletion layer extending from the junction of the high breakdown voltage element is the first. It becomes difficult to reach the lower buried layer 1 and a high breakdown voltage is obtained. On the other hand, since the low saturation voltage element is formed above the upper buried layer reaching the second lower buried layer, the distance between the low saturation voltage element and the upper buried layer is shortened, and the resistance is reduced accordingly. The voltage is obtained.
【０００８】請求項２に記載の発明の作用は次のとおり
である。すなわち、本発明の場合、第１のエピタキシャ
ル層の抵抗率を第２のエピタキシャル層の抵抗率よりも
小さくしている、つまり第１のエピタキシャル層の不純
物濃度が第２のエピタキシャルの不純物濃度よりも高い
ので、高耐圧素子の空乏層が第１のエピタキシャルで延
びに難くなり、一層、高耐圧が得られる。The operation of the invention described in claim 2 is as follows. That is, in the case of the present invention, the resistivity of the first epitaxial layer is made smaller than that of the second epitaxial layer, that is, the impurity concentration of the first epitaxial layer is lower than that of the second epitaxial layer. Since it is high, it is difficult for the depletion layer of the high breakdown voltage element to extend in the first epitaxial layer, and a higher breakdown voltage is obtained.
【０００９】[0009]
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明の一実施例る係る半導体装置の
素子構造を示した断面図である。図中、ＴＲ１は高耐圧
トランジスタ、ＴＲ２は低飽和電圧トランジスタであ
り、同じシリコン基板１に作り込まれている。シリコン
基板１上には第１のエピタキシャル層２ａが形成され、
さらにその上に第２のエピタキシャル層２ｂが形成され
ている。ここで、高耐圧トランジスタＴＲ１の高耐圧化
を図る上で、第１のエピタキシャル層２ａの抵抗率を、
第２のエピタキシャル層２ｂの抵抗率よりも小さく設定
するのが好ましい。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view showing an element structure of a semiconductor device according to an embodiment of the present invention. In the figure, TR1 is a high breakdown voltage transistor, and TR2 is a low saturation voltage transistor, which are built in the same silicon substrate 1. A first epitaxial layer 2a is formed on the silicon substrate 1,
Further thereon, a second epitaxial layer 2b is formed. Here, in order to increase the breakdown voltage of the high breakdown voltage transistor TR1, the resistivity of the first epitaxial layer 2a is set as follows.
It is preferable to set the resistivity lower than that of the second epitaxial layer 2b.
【００１０】シリコン基板１と第１のエピタキシャル層
２ａとの間で、高耐圧トランジスタ領域に当たるところ
に、第１の下部埋め込み層３1 が形成され、低飽和トラ
ンジスタ領域に当たるところに、第２の下部埋め込み層
３2 が形成されている。また、第１のエピタキシャル層
２ａと第２のエピタキシャル層２ｂとの間で、低飽和ト
ランジスタ領域に当たるところに、第２の下部埋め込み
層３2 に達する上部埋め込み層３3 が形成されている。A first lower buried layer 3 1 is formed between the silicon substrate 1 and the first epitaxial layer 2a in a region corresponding to a high breakdown voltage transistor region, and a second lower buried layer 3 1 is formed in a region corresponding to a low saturation transistor region. A buried layer 3 2 is formed. Further, between the first epitaxial layer 2a and the second epitaxial layer 2b, an upper buried layer 3 3 reaching the second lower buried layer 3 2 is formed at a position corresponding to the low saturation transistor region.
【００１１】Ｐ+ 分離拡散層４によって分離形成された
高耐圧トランジスタ領域には、Ｎ+ コレクタ拡散層
５1 、Ｐ+ ベース拡散層６1 およびＮ+ エミッタ拡散層
７1 が形成されている。また、低飽和トランジスタ領域
には、Ｎ+ コレクタ拡散層５2 、Ｐ+ ベース拡散層６2
およびＮ+ エミッタ拡散層７2 が形成されている。An N + collector diffusion layer 5 1 , a P + base diffusion layer 6 1 and an N + emitter diffusion layer 7 1 are formed in the high breakdown voltage transistor region separated and formed by the P + isolation diffusion layer 4. Further, in the low saturation transistor region, the N + collector diffusion layer 5 2 and the P + base diffusion layer 6 2
And an N + emitter diffusion layer 7 2 are formed.
【００１２】以下、図２を参照して、図１に示した半導
体装置の製造方法を説明する。まず、シリコン基板１上
にシリコン酸化膜８を形成する。このシリコン酸化膜８
をフォトエッチング法によりパターンニングして窓開け
し、第１の下部埋め込み層３1 および第２の下部埋め込
み層３2 を拡散形成する（図２の（ａ）参照）。A method of manufacturing the semiconductor device shown in FIG. 1 will be described below with reference to FIG. First, the silicon oxide film 8 is formed on the silicon substrate 1. This silicon oxide film 8
Is patterned by a photo-etching method and a window is opened to form a first lower buried layer 3 1 and a second lower buried layer 3 2 by diffusion (see FIG. 2A).
【００１３】シリコン酸化膜８を除去した後、第１のエ
ピタキシャル層２ａを成長させ、その上にシリコン酸化
膜９を形成する。そして、シリコン酸化膜９をパターン
ニングして窓開けし、第２の下部埋め込み層３2 の上に
上部埋め込み層３3 を拡散形成する（図２の（ｂ）参
照）。上部埋め込み層３3 を形成した後、第１のエピタ
キシャル層２ａの上に第２のエピタキシャル層２ｂを成
長させる（図２の（ｃ）参照）。After removing the silicon oxide film 8, a first epitaxial layer 2a is grown and a silicon oxide film 9 is formed thereon. Then, the silicon oxide film 9 is patterned to open a window, and an upper buried layer 3 3 is diffused and formed on the second lower buried layer 3 2 (see FIG. 2B). After forming the upper burying layer 3 3, growing the second epitaxial layer 2b on the first epitaxial layer 2a (the (c) refer to FIG. 2).
【００１４】２層構造のエピタキシャル層２ａ，２ｂ内
に、埋め込み層３1〜３3 を形成した後、Ｐ+ 分離拡散
層４で高耐圧トランジスタ領域および低飽和トランジス
タ領域を分離形成し、各領域にコレクタ拡散層５1 ，５
2 、ベース拡散層６1 ，６2 、およびエミッタ拡散層７
1 ，７2 をそれぞれ形成する。After the buried layers 3 1 to 3 3 are formed in the two-layered epitaxial layers 2 a and 2 b, the P + isolation diffusion layer 4 separates the high breakdown voltage transistor region and the low saturation transistor region from each other. And collector diffusion layers 5 1 , 5
2 , base diffusion layers 6 1 and 6 2 , and emitter diffusion layer 7
1 and 7 2 are formed respectively.
【００１５】以上のようにして形成された図１の半導体
装置において、高耐圧トランジスタＴＲ１のベース拡散
層６1 と第１の下部埋め込み層３1 との距離Ｌ1 は、低
飽和電圧トランジスタＴＲ２のベース拡散層６2 と上部
埋め込み層３3 との距離Ｌ2 よりも長くなっている。し
たがって、高耐圧トランジスタＴＲ１の場合、ベース−
コレクタ間に逆電圧が印加された場合に、ベース拡散層
６1 から延びた空乏層が第１の下部埋め込み層３1 に達
し難くなり、それだけ耐圧が向上する。また、上述のよ
うに、第１のエピタキシャル層２ａの抵抗率を第２のエ
ピタキシャル層２ｂよりも小さくしているので、第１の
エピタキシャル層２ａ内において空乏層が延び難くな
り、より一層、耐圧の向上を図ることができる。In the semiconductor device of FIG. 1 formed as described above, the distance L 1 between the base diffusion layer 6 1 of the high breakdown voltage transistor TR1 and the first lower buried layer 3 1 is equal to that of the low saturation voltage transistor TR2. It is longer than the distance L 2 between the base diffusion layer 6 2 and the upper buried layer 3 3 . Therefore, in the case of the high breakdown voltage transistor TR1, the base-
When a reverse voltage is applied between the collectors, it becomes difficult for the depletion layer extending from the base diffusion layer 6 1 to reach the first lower buried layer 3 1 , and the breakdown voltage is improved accordingly. Further, as described above, since the resistivity of the first epitaxial layer 2a is made smaller than that of the second epitaxial layer 2b, the depletion layer becomes difficult to extend in the first epitaxial layer 2a, and the breakdown voltage is further increased. Can be improved.
【００１６】一方、低飽和電圧トランジスタＴＲ２のベ
ース拡散層６2 と上部埋め込み層３3 との距離Ｌ2 は、
前記距離Ｌ1 よりも短いので、それだけベース拡散層６
2 と上部埋め込み層３3 間の抵抗が下がり、飽和電圧を
小さくすることができる。On the other hand, the distance L 2 between the base diffusion layer 6 2 and the upper buried layer 3 3 of the low saturation voltage transistor TR2 is
Since the distance is shorter than the distance L 1 , the base diffusion layer 6 is reduced accordingly.
The resistance between 2 and the upper buried layer 3 3 is lowered, and the saturation voltage can be reduced.
【００１７】なお、上述の実施例ではＰ+ 型のシリコン
基板１上に高耐圧素子と低飽和電圧素子とを作り込む場
合を例に採って説明したが、本発明はＮ+ 型のシリコン
基板上に同様の素子を作り込む場合にも適用できること
はもちろんである。In the above embodiment, the case where the high breakdown voltage element and the low saturation voltage element are formed on the P + type silicon substrate 1 has been described as an example, but the present invention is an N + type silicon substrate. Of course, it can be applied to the case where a similar element is formed on the above.
【００１８】[0018]
【発明の効果】以上の説明から明らかなように、請求項
１に記載の発明によれば、高耐圧素子の場合、当該素子
から埋め込み層までの距離が長くなり、一方、低飽和電
圧素子の場合、当該素子から埋め込み層までの距離が短
くなるので、高耐圧素子にあっては高い耐圧が得られ、
低飽和電圧素子にあっては低い飽和電圧が得られる。し
たがって、本発明によれば、従来例のように、飽和電圧
を下げるために低飽和電圧素子のエミッタ面積やコレク
タ面積を大きくする必要がないので、高耐圧素子と低飽
和電圧素子とが同一半導体基板上に作り込まれた半導体
装置の微細化を図ることができる。As is apparent from the above description, according to the invention described in claim 1, in the case of the high breakdown voltage element, the distance from the element to the buried layer becomes long, while the low saturation voltage element In this case, since the distance from the element to the buried layer is short, a high breakdown voltage can be obtained in the high breakdown voltage element.
A low saturation voltage can be obtained in the low saturation voltage element. Therefore, according to the present invention, it is not necessary to increase the emitter area and the collector area of the low saturation voltage element in order to reduce the saturation voltage as in the conventional example, and therefore the high breakdown voltage element and the low saturation voltage element are the same semiconductor. It is possible to miniaturize the semiconductor device built on the substrate.
【００１９】また、請求項２に記載の発明によれば、第
１のエピタキシャル層の抵抗率を第２のエピタキシャル
層の抵抗率よりも小さくしているので、高耐圧素子の空
乏層が第１のエピタキシャルで延びに難くなり、高耐圧
素子の耐圧を一層高めることができる。According to the second aspect of the invention, since the resistivity of the first epitaxial layer is smaller than the resistivity of the second epitaxial layer, the depletion layer of the high breakdown voltage element is the first. It becomes difficult to extend due to epitaxial growth, and the breakdown voltage of the high breakdown voltage element can be further increased.
【図１】本発明に係る半導体装置の一実施例の素子構造
を示した断面図である。FIG. 1 is a sectional view showing an element structure of an embodiment of a semiconductor device according to the present invention.
【図２】実施例に係る半導体装置の製造方法の説明図で
ある。FIG. 2 is an explanatory diagram of the method for manufacturing the semiconductor device according to the embodiment.
【図３】従来例に係る半導体装置の素子構造を示した断
面図である。FIG. 3 is a sectional view showing an element structure of a semiconductor device according to a conventional example.
１…シリコン基板 ２ａ…第１のエピタキシャル層 ２ｂ…第２のエピタキシャル層 ３1 …第１の下部埋め込み層 ３2 …第２の下部埋め込み層 ３3 …上部埋め込み層 ４…Ｐ+ 分離拡散層 ５1 ，５2 …コレクタ拡散層 ６1 ，６2 …ベース拡散層 ７1 ，７2 …エミッタ拡散層 ＴＲ１…高耐圧トランジスタ ＴＲ２…低飽和電圧トランジスタDESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2a ... 1st epitaxial layer 2b ... 2nd epitaxial layer 3 1 ... 1st lower embedded layer 3 2 ... 2nd lower embedded layer 3 3 ... Upper embedded layer 4 ... P + isolation diffusion layer 5 1 , 5 2 ... collector diffusion layer 6 1 , 6 2 ... base diffusion layer 7 1 , 7 2 ... emitter diffusion layer TR1 ... high breakdown voltage transistor TR2 ... low saturation voltage transistor
Claims (2)
導体基板上に作り込まれた半導体装置において、 半導体基板上に形成された第１のエピタキシャル層と、 前記第１のエピタキシャル層の上に形成された第２のエ
ピタキシャル層と、 半導体基板と第１のエピタキシャル層との間で、高耐圧
素子領域に形成された第１の下部埋め込み層と、 半導体基板と第１のエピタキシャル層との間で、低飽和
電圧素子領域に形成された第２の下部埋め込み層と、 第１のエピタキシャル層と第２のエピタキシャル層との
間で、低飽和電圧素子領域に第２の下部埋め込み層に達
するように形成された上部埋め込み層とを備え、 高耐圧素子を第１の下部埋め込み層の上方に形成すると
ともに、低飽和電圧素子を上部埋め込み層の上方に形成
することを特徴とする半導体装置。1. In a semiconductor device in which a high breakdown voltage element and a low saturation voltage element are formed on the same semiconductor substrate, a first epitaxial layer formed on the semiconductor substrate, and a first epitaxial layer on the first epitaxial layer. A second lower epitaxial layer formed in the high breakdown voltage element region between the semiconductor substrate and the first epitaxial layer, and a second epitaxial layer formed in the semiconductor substrate and the first epitaxial layer. The second lower buried layer formed in the low saturation voltage element region, and the second lower buried layer in the low saturation voltage element region between the first epitaxial layer and the second epitaxial layer. A high breakdown voltage element is formed above the first lower buried layer, and a low saturation voltage element is formed above the upper buried layer. Semiconductor device.
第１のエピタキシャル層の抵抗率を第２のエピタキシャ
ル層の抵抗率よりも小さくした半導体装置。2. The semiconductor device according to claim 1, wherein
A semiconductor device in which the resistivity of the first epitaxial layer is smaller than the resistivity of the second epitaxial layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28403391A JPH05102290A (en) | 1991-10-03 | 1991-10-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28403391A JPH05102290A (en) | 1991-10-03 | 1991-10-03 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102290A true JPH05102290A (en) | 1993-04-23 |
Family
ID=17673436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28403391A Pending JPH05102290A (en) | 1991-10-03 | 1991-10-03 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102290A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563162B1 (en) * | 1997-12-25 | 2006-06-21 | 소니 가부시끼 가이샤 | Semiconductor device and method for producing the same |
-
1991
- 1991-10-03 JP JP28403391A patent/JPH05102290A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100563162B1 (en) * | 1997-12-25 | 2006-06-21 | 소니 가부시끼 가이샤 | Semiconductor device and method for producing the same |
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