JPH0498693A - Shift register circuit - Google Patents
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- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタ回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a shift register circuit.
シフトレジスタ回路は、ビデオ信号のサンプルホールド
回路等に多く用いられている。Shift register circuits are often used in video signal sample and hold circuits and the like.
第5図は従来のシフトレジスタ回路の一例の回路図であ
る。FIG. 5 is a circuit diagram of an example of a conventional shift register circuit.
シフトレジスタ回路ICは同一構成のビット部C1,C
2をカスケード接続している。The shift register circuit IC has bit parts C1 and C with the same configuration.
2 are connected in cascade.
ビット部C1は、トランスファゲートTGの一端か入力
端子INに接続し、他端がインバータ■NVの入力端子
とクロックドイバータCrNVの出力端子に接続し、イ
ンバータINVの出力端子とクロックドイバータCIN
Vの入力端とが出力端子H1と接続するラッチ部Laと
、このラッチ部Laと同一の回路構成で、トランスファ
ゲートTG及びクロックドインバータCINVに入力さ
れる同期信号φ、Tと互いに逆相の同期信号7−7φを
入力とするラッチ部Lbをカスケード接続している。The bit part C1 is connected to one end of the transfer gate TG or the input terminal IN, and the other end is connected to the input terminal of the inverter ■NV and the output terminal of the clock diverter CrNV, and the output terminal of the inverter INV and the clock diverter CIN.
The input terminal of V is connected to the output terminal H1, and the latch part La has the same circuit configuration as this latch part La, and has a synchronization signal φ, T input to the transfer gate TG and the clocked inverter CINV, and which is in opposite phase to each other. Latch sections Lb that receive synchronizing signals 7-7φ are connected in cascade.
各ビット部C1,C2はビット出力信号S01、SC2
を出力する。Each bit part C1, C2 is a bit output signal S01, SC2
Output.
このような回路構成をしたビット部CI、C2を節点M
を介してカスケード接続したシフトレジスタ回路ICに
、第6図に示すようなタイミングで同期信号Φと入力信
号SINを与える。The bit parts CI and C2 with such a circuit configuration are connected to the node M
A synchronizing signal Φ and an input signal SIN are applied to the shift register circuit IC connected in cascade through the synchronous signal Φ and the input signal SIN at the timing shown in FIG.
まず、シフトレジスタ回路ICのビット部C1の動作に
ついて説明する。First, the operation of the bit section C1 of the shift register circuit IC will be explained.
時点toからtlのときTGはオフしており、入力信号
SINの“H”レベルはインバータIN■には入力され
ない。From time to to tl, TG is off, and the "H" level of input signal SIN is not input to inverter IN■.
時点t1からt2のときラッチ部LaのTGがオンし、
SINの“H″レベルインバータIN■に入力され、出
力端子H1に出力信号SHIの“L ”レベルが出力さ
れる。From time t1 to t2, TG of latch part La turns on,
The "H" level of the signal SIN is input to the inverter IN■, and the "L" level of the output signal SHI is output to the output terminal H1.
時点t2から七3のとき、ラッチ部LaのTGがオフし
、インバータCI NVがオンするため、SHIの″′
L″レベルが保持される。From time t2 to 73, TG of latch La is turned off and inverter CI NV is turned on, so that ``'' of SHI
The L'' level is maintained.
またラッチ部LbのTGがオンするため、SHlの゛°
L″レヘルレベンバータINVに入力されてビット出力
端子0UTIに第1のビット出力信号5O1=“H“が
出力される。Also, since TG of latch part Lb is turned on, SHl's ゛°
The first bit output signal 5O1="H" is inputted to the L'' level level revenverter INV and outputted to the bit output terminal 0UTI.
時点t3からt4のときラッチ部LaのTGがオンし、
5IN=”L”がラッチ部LaのインバータINV4.
:入力され、出力信号5H1=”H”が出力される。From time t3 to t4, TG of latch part La turns on,
5IN="L" is the inverter INV4. of the latch section La.
: Input, and output signal 5H1="H" is output.
また、ラッチ部LbのTGがオフし、CINVがオンす
るため501−“H″が保持される。Further, TG of the latch portion Lb is turned off and CINV is turned on, so that 501-“H” is held.
時点t4からtlのとき、ラッチ部LaのTGがオフし
、CINVがオンするため5H1=” H”が保持され
る。From time t4 to time tl, TG of the latch section La is turned off and CINV is turned on, so that 5H1="H" is held.
またラッチ回路部LbのTGかオンするためラッチ部L
bのインバータINVにSHに゛H”が入力され、5O
I−“L′′が出力される。Also, since the TG of the latch circuit section Lb is turned on, the latch section L
“H” is input to SH in inverter INV of b, and 5O
I-“L'' is output.
このように時点10からt2の入力信号5IN=“H”
がビット部C1の出力信号S○1−“H“として、時点
t2からt4にシフトされて出力されている。In this way, input signal 5IN=“H” from time point 10 to t2
is shifted from time t2 to t4 and output as the output signal S○1-“H” of the bit portion C1.
シフトレジスタ回路ICのビット部C2もビット部C1
と同様に動作し、時点t4からt8にビット出力信号5
O2= ’“H”を出力する。The bit part C2 of the shift register circuit IC is also the bit part C1.
The bit output signal 5 is output from time t4 to t8.
O2='Output "H".
以上のように、従来のシフトレジスタ回路のビット部は
同期信号φの一周期毎に、データの上位のビット部にシ
フトするようになっていた。As described above, the bit portion of the conventional shift register circuit is shifted to the upper bit portion of the data every cycle of the synchronization signal φ.
上述した従来のシフトレジスタ回路は、同期信号φの一
周期で上位のビット部にデータを転送しているので、1
パルスのデータを転送するにも、同期信号φの一周期分
の時間を必要としているのが欠点であった。The conventional shift register circuit described above transfers data to the upper bit part in one period of the synchronization signal φ, so 1
The drawback is that it takes one cycle of the synchronizing signal φ to transfer the pulse data.
また、シフトレジスタのビット出力信号が“H“から°
“L″、“L″から°゛H′′になるには第6図の時点
t4からt6及びt4からt5の時間を必要とするため
、隣合うビット部のビ・ント出力信号か同時に“H”と
“L ”の中間値になる時間(時点t4からt5)が存
在した。Also, the bit output signal of the shift register changes from “H” to
Since it takes the time from time t4 to t6 and from t4 to t5 in FIG. 6 to go from "L" and "L" to °゛H'', the bit output signals of adjacent bit sections go "H" at the same time. There was a time (from time t4 to time t5) when the value was intermediate between "L" and "L".
第7図にシフトレジスタ回路ICの各ビット出力端にF
ETスイッチFのゲート、そのソースにビデオ信号入力
端子VIN、またドレインにはホールドコンデンサCを
接続した構成のサンプルホールド回路を示す。In Fig. 7, F is connected to each bit output terminal of the shift register circuit IC.
A sample and hold circuit is shown in which a video signal input terminal VIN is connected to the gate of an ET switch F, its source is connected to a video signal input terminal VIN, and a hold capacitor C is connected to its drain.
シフトレジスタ回路ICの各ビット出力信号S01
SO2でFETスイッチFをオン・オフさせ、FETス
イッチFがオンのときに、ビデオ信号SVの電圧がホー
ルドコンデンサCに保持される。Each bit output signal S01 of shift register circuit IC
The FET switch F is turned on and off by SO2, and the voltage of the video signal SV is held in the hold capacitor C when the FET switch F is on.
ここで隣合うビット部C1,C2の出力信号がSQL、
SO2が同時に“H゛と“′Lパの中間値になると、2
つの隣合うFETスイッチFが両方ともオン状態となり
、そのFETスイ・ンチのドレインに接続されたホール
ドコンデンサC間で電荷の移動が起こるため、ホールド
コンデンサCにビデオ入力信号SVが正しくホールドさ
れないという欠点がある。Here, the output signals of adjacent bit parts C1 and C2 are SQL,
When SO2 reaches the intermediate value between “H” and “’L” at the same time, 2
The disadvantage is that the video input signal SV is not held correctly in the hold capacitor C because two adjacent FET switches F are both turned on and charge moves between the hold capacitors C connected to the drains of the FET switches. There is.
例えば、高圧のCMOSプロセスでサンプルホールド回
路を実現した場合には、サンプルホールド回路の入力電
圧とサンプルホールド後の電圧のすれは、数十mV〜数
百mVになっていた。For example, when a sample-and-hold circuit is realized using a high-voltage CMOS process, the difference between the input voltage of the sample-and-hold circuit and the voltage after sample-and-hold is several tens of mV to several hundred mV.
本発明の目的は、データ転送時間が早くかつ隣接のビッ
ト出力信号間に重り時間のないシフトしジスタ回路を提
供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a shift register circuit that has a fast data transfer time and no overlap time between adjacent bit output signals.
本発明のシフトレジスタ回路は、入力信号がトランスフ
ァーゲートの一端に入力しかつ他端がインバータとクロ
ック ド・インバータの逆並列回路の前記インバータの
入力端に接続してラッチ信号を出力する第1のラッチ部
と、一方の入力端が前記入力信号を受けかつ他方の入力
端が前記う・ンチ信号を入力してNOR信号をビット出
力信号として第1のビット出力端に出力するNORゲー
トとを有する第1のビット部、入力端が前記ビット出力
信号を入力し、前記第1のラッチ部と同一の回路構成を
有しかつトランスファーゲート及びクロックド・インバ
ータに供給されるクロック信号が前記第1のラッチ部に
対応して逆相の関係にある第2のラッチ部と、前記NO
Rゲートに対応するNORゲートおよび前記第1のビッ
ト出力端に対応する第2のビット出力端とを有するビッ
ト部、を含んで構成されている。The shift register circuit of the present invention has a first transfer gate in which an input signal is input to one end of the transfer gate, and the other end is connected to the input end of the inverter of an anti-parallel circuit of an inverter and a clocked inverter to output a latch signal. a latch section; and a NOR gate, one input end of which receives the input signal and the other input end of which receives the start signal and outputs the NOR signal as a bit output signal to a first bit output end. A first bit section, an input terminal inputting the bit output signal, has the same circuit configuration as the first latch section, and a clock signal supplied to the transfer gate and the clocked inverter is connected to the first bit section. a second latch part that corresponds to the latch part and has an opposite phase relationship; and the NO
The bit section includes a NOR gate corresponding to the R gate and a second bit output terminal corresponding to the first bit output terminal.
また本発明のシフトレジスタ回路は、入力信号がトラン
スファーゲートの一端に入力しかつ他端がインバータと
クロックド・イバータの逆並列回路の前記インバータの
入力端に接続してラッチ信号を出力する第1のラッチ部
と、一方の入力端が前記入力信号を受けかつ他方の入力
端が前記ラッチ信号を入力してNAND信号をビット出
力信号として第1のビット出力端に出力するNANDゲ
ートとを有する第1のビット部、入力端が前記ビット出
力信号を入力し、前記第1のラッチ部と同一回路構成で
かつトランスファーゲート及びクロックド・イバータに
供給されるクロック信号が前記第1のラッチ部に対応し
て逆相の関係にある第2のラッチ部と、前記NANDゲ
ートに対応するNANDゲートおよび前記第1のビット
出力端に対応する第2のビット出力端とを有するビット
部、を含んで構成されている。Further, the shift register circuit of the present invention has a first transfer gate, in which an input signal is input to one end of the transfer gate, and the other end is connected to the input end of the inverter of an anti-parallel circuit of an inverter and a clocked inverter to output a latch signal. a latch section, and a NAND gate having one input terminal receiving the input signal and the other input terminal inputting the latch signal and outputting the NAND signal as a bit output signal to a first bit output terminal. 1 bit section, an input terminal inputs the bit output signal, has the same circuit configuration as the first latch section, and a clock signal supplied to the transfer gate and the clocked inverter corresponds to the first latch section. a second latch section having an opposite phase relationship; and a bit section having a NAND gate corresponding to the NAND gate and a second bit output terminal corresponding to the first bit output terminal. has been done.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の第1の実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
シフトレジスタ回路IAは同一回路構成でクロック信号
が逆相の第1.第2のビット部Al、A2の直列で構成
される。The shift register circuits IA have the same circuit configuration and the clock signals are in opposite phases. The second bit section is composed of the second bit section Al and A2 in series.
第1のビット部A1は、入力信号SINがトランスファ
ーゲートTGの一端に入力しかつ他端がインバータIN
Vとクロックド・インバータCINVの逆並列回路のイ
ンバータINVの入力端に接続してラッチ信号SLを出
力する第1のラッチ部L1と、一方の入力端か入力信号
SINをまた他方の入力端がラッチ信号Sしを入力して
NOR信号をビット出力信号S○1として第1のビット
出力端に出力するNORゲートNRとを有している。In the first bit section A1, the input signal SIN is input to one end of the transfer gate TG, and the other end is input to the inverter IN.
A first latch section L1 is connected to the input terminal of the inverter INV of the anti-parallel circuit of the clocked inverter CINV and outputs the latch signal SL; It has a NOR gate NR which inputs the latch signal S and outputs the NOR signal as the bit output signal S○1 to the first bit output terminal.
第2のビット部A2は、第1のビット部A1と同一の回
路構成で、トランスファーケートTGおよびクロックド
・インバータCINVに入力される同期信号φ、7−が
第1のビット部A1と互いに逆相の同期信号7−1φを
入力としている。The second bit section A2 has the same circuit configuration as the first bit section A1, and the synchronizing signals φ, 7- input to the transfer gate TG and the clocked inverter CINV are opposite to those of the first bit section A1. The phase synchronization signal 7-1φ is input.
このシフトレジスタ回路IAの第1及び第2のビット部
AI、A2に第2図に示すよう゛なタイミングで同期信
号φと入力信号SINを与える。A synchronizing signal φ and an input signal SIN are applied to the first and second bit portions AI and A2 of the shift register circuit IA at the timing shown in FIG.
時点toからtlのときビット部A1のTGがオンし、
入力信号SINの”H”°レベルがビット部A1に入力
され、インバータINVを介してN○RゲートNRには
“L”レベルが入力される。From time to to tl, TG of bit part A1 turns on,
The "H" level of the input signal SIN is input to the bit portion A1, and the "L" level is input to the N○R gate NR via the inverter INV.
NORゲートNRの他方の入力端子には5IN−“Hパ
が入力され、NRのビット出力信号501=“L′が出
力される。5IN−“H” is input to the other input terminal of the NOR gate NR, and the NR bit output signal 501=“L” is output.
このとき第2のビット部A2のTGはオフしている。At this time, the TG of the second bit portion A2 is off.
時点t1からt2のときビット部A1のTGがオフし、
クロックド・インバータCINVがオンするため、IN
Vの圧力は°“L ”が保持され、NRには“L”が入
力される。From time t1 to t2, TG of bit part A1 is turned off,
Since clocked inverter CINV turns on, IN
The pressure of V is maintained at "L", and "L" is input to NR.
NRの他方の入力端子にはSINが入力されるが、5I
N=“L IIとなっていないため、NRの出力信号S
○1−“L′が出力される。SIN is input to the other input terminal of NR, but 5I
Since N="L II" is not established, the NR output signal S
○1-"L' is output.
このときビット部A2のTGはオンするため信号5O1
−“L ”がINVを介してNRにH″として入力され
る。At this time, since TG of bit part A2 is turned on, signal 5O1
- "L" is input as "H" to NR via INV.
NRの他方の入力端子には5O1−”L”が入力される
ため、NRの出力信号5O2=”L”か出力される。Since 5O1-"L" is input to the other input terminal of NR, the output signal 5O2="L" of NR is output.
時点t2からt3のとき入力信号SINが“L′”とな
るためビット部A1のNRの2つの入力信号SIN、S
Lが両方ともL”となり、NRの出力信号501−“H
”が出力される。Since the input signal SIN becomes "L'" from time t2 to t3, the two NR input signals SIN and S of bit part A1
Both L become “L”, and the output signal 501 of NR becomes “H”.
” is output.
このときシフトレジスタ回路A2のTGはオンしている
ため501=“l Hl“がINVを介してNRにはL
IIが入力される。At this time, since TG of shift register circuit A2 is on, 501="l Hl" is sent to NR via INV at low level.
II is input.
NRの他方の入力にはSO3−“Ho“が入力されるた
め、NRの出力信号5O2−“L゛′が出力される。Since SO3-"Ho" is input to the other input of NR, the output signal 5O2-"L" of NR is output.
時点t3からt4のときビット部A1のTGがオンし、
入力信号5IN−“L″がINVを介してNRにH“が
入力される。From time t3 to t4, TG of bit part A1 is turned on,
Input signal 5IN-"L" is inputted to NR via INV.
このためNRの出力信号Solか゛“H”から“L″へ
と変化し始める。Therefore, the output signal Sol of NR begins to change from "H" to "L".
このとき第2のビット部A2のNRの入力端子には第1
のビット出力信号Solが入力されるので、NRの出力
信号5O1=“L ”が出力される。At this time, the NR input terminal of the second bit part A2 has the first
Since the bit output signal Sol of NR is input, the NR output signal 5O1="L" is output.
時点t4からt5のとき信号S○1が“L”となり、ま
たビット部A2のTGがオンし、CINVがオンしてい
るため、時点上3での状態”L”が保持され、NRの入
力端子には両方ともL″が入力され、NRの出力信号5
O2=“H”が出力される。From time t4 to t5, signal S○1 becomes "L", and since TG of bit part A2 is turned on and CINV is turned on, the state "L" at time 3 is maintained, and the input of NR L'' is input to both terminals, and the NR output signal 5
O2="H" is output.
以上のように入力信号SINは同期信号φの半周期で上
位のジット部にシフトされていく。As described above, the input signal SIN is shifted to the upper jit portion in half the cycle of the synchronizing signal φ.
さらに1つの下位の出力信号レベルがL″となってから
、出力を始めるため、隣合うビット部の出力か同時に“
Hパと“L゛′の中間値となることはない。Furthermore, since the output starts after the output signal level of one lower level becomes L'', the outputs of the adjacent bit sections will be output at the same time.
It will never be an intermediate value between Hp and "L'."
第3図は本発明の第2の実施例の回路図である。FIG. 3 is a circuit diagram of a second embodiment of the present invention.
回路構成上、第1の実施例と異なるのは、第1の実施例
でNORケートNRを用いたのに対し本実施例ではNA
NDゲートNAに置換したことである。The difference from the first embodiment in terms of circuit configuration is that the first embodiment uses a NOR gate NR, whereas this embodiment uses a NA
This is because it has been replaced with an ND gate NA.
このような回路構成をしたビット部Bl、B2を直列接
続した回路に第4図に示すようなタイミングで同期信号
φと入力信号SINを与える。A synchronizing signal φ and an input signal SIN are applied to a circuit in which bit parts Bl and B2 having such a circuit configuration are connected in series at a timing as shown in FIG.
時点10からtlのとき、ビット部B1のTGがオンし
、入力信号5IN=”L”がINVに入力され、NAN
Dゲー)NAにはINVの出力“Hoが入力される。At time tl from time 10, TG of bit part B1 is turned on, input signal 5IN="L" is input to INV, and NAN
D game) The output "Ho" of INV is input to NA.
NAの他方の入力端子には5IN−“L ”が入力され
るためNAの出力信号501=“H”が出力される。Since 5IN-"L" is input to the other input terminal of NA, the output signal 501 of NA="H" is output.
このとき、ビット部B2のTGはオフしている。At this time, TG of bit portion B2 is off.
時点t1からt2のときビット部B1のTGがオフし、
CINVかオンするためINVの出力は“′H”が保持
され、NAには“H”が入力される。From time t1 to t2, TG of bit part B1 turns off,
Since CINV is turned on, the output of INV is held at "'H", and "H" is input to NA.
NAの他方の入力端子にはSINが入力されるか、5I
N=“H″となっていないため、NAの出力信号5O1
=“°H′′が出力される。SIN is input to the other input terminal of NA, or 5I
Since N is not “H”, the NA output signal 5O1
="°H'' is output.
このとき第2のビット部B2のTGはオンするため信号
5O1−’″H“がINVを介してNAに“′L′′と
して入力される。At this time, since the TG of the second bit portion B2 is turned on, the signal 5O1-'"H" is inputted to NA as "'L" via INV.
NAの他方の入力端子には、5O1=’“H”が入力さ
れるため、NAの出力信号5O2=“H”が出力される
。Since 5O1="H" is input to the other input terminal of NA, the output signal 5O2="H" of NA is output.
時点t2からt3のとき入力信号SINが“H”となる
ため、ビット部B1のNAの2つの入力信号が両方とも
”H”となりNAの出力信号501=”L“°が出力さ
れる。Since the input signal SIN becomes "H" from time t2 to t3, both of the two input signals of NA of bit part B1 become "H", and the NA output signal 501="L"° is output.
このときビット部B2のTGはオンしているため、SO
2−“L゛がINVを介してNAには“H”が入力され
る。At this time, since TG of bit part B2 is on, SO
2-“L” is input to NA via INV.
NAの他方の入力には501−“′L“が入力されるた
め、NRの出力信号5O2=“H”が出力される。Since 501-"'L" is input to the other input of NA, the output signal 5O2 of NR="H" is output.
時点t3からt4のとき、ビット部B1のTGかオンし
、入力信号5IN=“H”かINVを介してNAにL′
“が入力されNAの他方の入力端子には5IN−“H′
”が入力される。From time t3 to t4, TG of bit part B1 is turned on, and input signal 5IN is set to "H" or L' is applied to NA via INV.
" is input and the other input terminal of NA is 5IN-"H'
” is input.
このためNAの出力信号S01がL”から“H”へと変
化し始める。Therefore, the NA output signal S01 begins to change from "L" to "H".
このときビット部B2のNAの入力端子には信号Sol
と、CINVによって保持されているINVの出力゛H
”が入力されるため、NAの出力信号S○2=“H”が
出力される。At this time, the signal Sol is applied to the NA input terminal of bit section B2.
and the output of INV held by CINV ゛H
” is input, the NA output signal S○2=“H” is output.
時点t4からt5のとき信号S01が“Hパとなるため
、ビット部B2のNAの入力端子には両方とも“H”が
入力され、NAの出力信号SO2“L”が出力される。Since the signal S01 becomes "H" from time t4 to t5, "H" is input to both of the NA input terminals of the bit section B2, and the NA output signal SO2 "L" is output.
以上のように、第2の実施例においても第1の実施例と
同様の効果があるが、入力信号、出力信号ともに第2の
実施例と第1の実施例とでは逆相の関係にある。As described above, the second embodiment has the same effect as the first embodiment, but both the input signal and the output signal have an opposite phase relationship between the second embodiment and the first embodiment. .
これによって前述の第7図においてFETスイッチFか
Nチャネル(“H″でオン)のときには第1の実施例と
、Pチャネル(L ”でオン)のときには第2の実施例
と対応させることができる。As a result, in the above-mentioned FIG. 7, when the FET switch F is in the N channel (on at "H"), it corresponds to the first embodiment, and when it is in the P channel (on at "L"), it corresponds to the second embodiment. can.
以上説明したように本発明はシフトレジスタ回路のビッ
ト部にラッチ部を1つたけ使用したので、同期信号の半
周期でビット部の出力信号を得ることができる。As explained above, since the present invention uses only one latch section in the bit section of the shift register circuit, the output signal of the bit section can be obtained in half the period of the synchronization signal.
さらに、ラッチ部の入力と出力を論理ゲートに入力する
ことによって、隣合う出力が同時に”H”と“L ”の
中間値になることがない。Furthermore, by inputting the input and output of the latch section to the logic gate, adjacent outputs do not become intermediate values between "H" and "L" at the same time.
このことによりこのシフトレジスタ回路とサンプルホー
ルド回路に用いた場合ビデオ入力信号が正しく保持でき
る効果がある。This has the effect that the video input signal can be held correctly when used in the shift register circuit and sample hold circuit.
第1図は本発明の第1の実施例の回路図、第2図は第1
図の回路の動作を説明するための各部信号のタイミング
図、第3図は第2の実施例の回路図、第4図は第3図の
回路の動作を説明するための各部信号のタイミング図、
第5図は従来のシフトレジスタ回路の一例の回路図、第
6図は第5図の回路の動作を説明するための各部信号の
タイミング図、第7図はシフトレジスタ回路の各ビット
出力信号でサンプリングのタイミングを決定するサンプ
ルホールド回路の回路図である。
■A〜IB・・・シフトレジスタ回路、Al、Bl・・
・第1のビット部、A2.B2・・・第2のビット部、
Ll、L2・・・第1.第2のラッチ部、TG・・・ト
ランスファゲート、INV・・・インバータ、CINV
・・・クロックドインバータ、NR・・・NORゲート
、NA・・・NANDゲート、IN、VIN・・・入力
端子、0UTI〜0UT2・・・第1.第2のビット出
力端子、φ、T・・・同期信号、SIN・・・入力信号
、Sol〜S○2・・・ビット出力信号。FIG. 1 is a circuit diagram of a first embodiment of the present invention, and FIG. 2 is a circuit diagram of a first embodiment of the present invention.
Figure 3 is a circuit diagram of the second embodiment; Figure 4 is a timing diagram of signals of each part to explain the operation of the circuit in Figure 3. ,
Fig. 5 is a circuit diagram of an example of a conventional shift register circuit, Fig. 6 is a timing diagram of each part signal to explain the operation of the circuit of Fig. 5, and Fig. 7 is a diagram of each bit output signal of the shift register circuit. FIG. 2 is a circuit diagram of a sample and hold circuit that determines sampling timing. ■A~IB...Shift register circuit, Al, Bl...
- First bit part, A2. B2... second bit part,
Ll, L2... 1st. Second latch section, TG...transfer gate, INV...inverter, CINV
...Clocked inverter, NR...NOR gate, NA...NAND gate, IN, VIN...input terminal, 0UTI to 0UT2...1st. Second bit output terminal, φ, T... synchronization signal, SIN... input signal, Sol~S○2... bit output signal.
Claims (1)
かつ他端がインバータとクロック ド・インバータの逆並列回路の前記インバ ータの入力端に接続してラッチ信号を出力 する第1のラッチ部と、一方の入力端が前 記入力信号を受けかつ他方の入力端が前記 ラッチ信号を入力してNOR信号をビット 出力信号として第1のビット出力端に出力 するNORゲートとを有する第1のビット 部、 (B)入力端が前記ビット出力信号を入力し、前記第1
のラッチ部と同一の回路構成を有 しかつトランスファーゲート及びクロック ド・インバータに供給されるクロック信号 が前記第1のラッチ部に対応して逆相の関 係にある第2のラッチ部と、前記NORゲ ートに対応するNORゲートおよび前記第 1のビット出力端に対応する第2のビット 出力端とを有するビット部、 を含むことを特徴とするシフトレジスタ回路。 2、 (A)入力信号がトランスファーゲートの一端に入力し
かつ他端がインバータとクロック ド・イバータの逆並列回路の前記インバー タの入力端に接続してラッチ信号を出力す る第1のラッチ部と、一方の入力端が前記 入力信号を受けかつ他方の入力端が前記ラ ッチ信号を入力してNAND信号をビット 出力信号として第1のビット出力端に出力 するNANDゲートとを有する第1のビッ ト部、 (B)入力端が前記ビット出力信号を入力し、前記第1
のラッチ部と同一回路構成でかつ トランスファーゲート及びクロックド・イ バータに供給されるクロック信号が前記第 1のラッチ部に対応して逆相の関係にある 第2のラッチ部と、前記NANDゲートに 対応するNANDゲートおよび前記第1の ビット出力端に対応する第2のビット出力 端とを有するビット部、 を含むことを特徴とするシフトレジスタ回路。[Claims] 1. (A) An input signal is input to one end of the transfer gate, and the other end is connected to the input end of the inverter of an anti-parallel circuit of an inverter and a clocked inverter to output a latch signal. a first latch section; and a NOR gate having one input terminal receiving the input signal and the other input terminal inputting the latch signal and outputting the NOR signal as a bit output signal to the first bit output terminal. (B) an input terminal inputting the bit output signal;
a second latch section having the same circuit configuration as the latch section and in which a clock signal supplied to the transfer gate and the clocked inverter is in an opposite phase relationship with the first latch section; A shift register circuit comprising: a bit section having a NOR gate corresponding to a NOR gate and a second bit output terminal corresponding to the first bit output terminal. 2. (A) A first latch unit, into which an input signal is input to one end of the transfer gate and whose other end is connected to the input end of the inverter of an anti-parallel circuit of an inverter and a clocked inverter to output a latch signal; , a NAND gate having one input terminal receiving the input signal and the other input terminal inputting the latch signal and outputting the NAND signal as a bit output signal to the first bit output terminal. , (B) an input terminal inputs the bit output signal, and the first
a second latch section which has the same circuit configuration as the latch section and whose clock signal supplied to the transfer gate and clocked inverter is in an opposite phase relationship with the first latch section; A shift register circuit comprising: a bit section having a corresponding NAND gate and a second bit output terminal corresponding to the first bit output terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2215542A JP2993072B2 (en) | 1990-08-15 | 1990-08-15 | Shift register circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2215542A JP2993072B2 (en) | 1990-08-15 | 1990-08-15 | Shift register circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0498693A true JPH0498693A (en) | 1992-03-31 |
JP2993072B2 JP2993072B2 (en) | 1999-12-20 |
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---|---|---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006040516A (en) * | 2004-07-23 | 2006-02-09 | Au Optronics Corp | Single clock driven shift register |
CN104900210A (en) * | 2015-06-30 | 2015-09-09 | 京东方科技集团股份有限公司 | Shift register and drive method thereof, gate drive circuit and display device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108111161A (en) * | 2017-12-29 | 2018-06-01 | 中航(重庆)微电子有限公司 | A kind of quasi-static dynamic shift register and infrared focal plane array reading circuit |
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1990
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Publication number | Publication date |
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