JPH0498549A - キャッシュエラー診断システム - Google Patents
キャッシュエラー診断システムInfo
- Publication number
- JPH0498549A JPH0498549A JP2217488A JP21748890A JPH0498549A JP H0498549 A JPH0498549 A JP H0498549A JP 2217488 A JP2217488 A JP 2217488A JP 21748890 A JP21748890 A JP 21748890A JP H0498549 A JPH0498549 A JP H0498549A
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- Japan
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- cache
- data
- address
- register
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- Pending
Links
- 238000003745 diagnosis Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はキャッシュメモリエラー診断システムに関し、
特にキャッシュメモリからのキャッシュ取出しデータに
不正か発生した場合におけるキャッシュメモリのエラー
診断方式に関するものである。
特にキャッシュメモリからのキャッシュ取出しデータに
不正か発生した場合におけるキャッシュメモリのエラー
診断方式に関するものである。
従来技術
データエラーチエツク回路によりエラーチエツクができ
ない様な複数ビットエラーか発生し、その後のデータ形
式チエツクによりキャッシュ取出しデータの不正か検出
された場合（以下、この様なエラーを不正形式データと
称す）、エラー原因がキャッシニ不正によるものかどう
かを判断するために、キャッシュ内の全データの出力リ
ストと、主記憶内の全データの出力とを、キャッシュ内
アドレスを元に人手によって比較する方式が採用されて
いる。
ない様な複数ビットエラーか発生し、その後のデータ形
式チエツクによりキャッシュ取出しデータの不正か検出
された場合（以下、この様なエラーを不正形式データと
称す）、エラー原因がキャッシニ不正によるものかどう
かを判断するために、キャッシュ内の全データの出力リ
ストと、主記憶内の全データの出力とを、キャッシュ内
アドレスを元に人手によって比較する方式が採用されて
いる。
この様に、従来方式では、不正形式データが検出される
と、人手による診断プロセッサ紅白か、またファームウ
ェアパンチ等の手段によって、キャッシュアドレスアレ
イ及びキャッシュデータアレイの内容を読出し、キャッ
シュに登録されているアドレス及びデータを調べ、予め
出力しておいた主記憶のダンプリストと人手により比較
するものである。よって、エラー原因がキャッシュ不正
によるものがどうかの判別を行うために、多大な時間と
工数とを必要とする欠点がある。
と、人手による診断プロセッサ紅白か、またファームウ
ェアパンチ等の手段によって、キャッシュアドレスアレ
イ及びキャッシュデータアレイの内容を読出し、キャッ
シュに登録されているアドレス及びデータを調べ、予め
出力しておいた主記憶のダンプリストと人手により比較
するものである。よって、エラー原因がキャッシュ不正
によるものがどうかの判別を行うために、多大な時間と
工数とを必要とする欠点がある。
発明の目的
そこで、本発明はかかる従来技術の欠点を解消すべくな
されたものであって、その目的とするところは、自動的
にキャッシュ不正かとうかを検出することが可能なキャ
ッシュエラー診断システムを提供することにある。
されたものであって、その目的とするところは、自動的
にキャッシュ不正かとうかを検出することが可能なキャ
ッシュエラー診断システムを提供することにある。
発明の構成
本発明によれば、キャッシュアドレスアレイとキャッシ
ュデータアレイとを有し、主記憶のデ夕の一部写しを格
納したキャッシュメモリのエラ診断システムであって、
データエラー検出に応答して、前記キャッシュアドレス
アレイを検索するためのキャッシュアドレスを順次生成
するキャッンユアドレス生成手段と、この生成されたキ
ャッシュアドレスにより前記キャッシュメモリを検索す
るキャッシュメモリ索引手段と、前記キャッシュアドレ
スにより前記主記憶を索引する主記憶索引手段と、これ
らキャッシュメモリ索引手段及び主記憶索引手段により
夫々読出されたデータを比較する比較手段とを含むこと
を特徴とするキャッシュエラー診断システムか得られる
。
ュデータアレイとを有し、主記憶のデ夕の一部写しを格
納したキャッシュメモリのエラ診断システムであって、
データエラー検出に応答して、前記キャッシュアドレス
アレイを検索するためのキャッシュアドレスを順次生成
するキャッンユアドレス生成手段と、この生成されたキ
ャッシュアドレスにより前記キャッシュメモリを検索す
るキャッシュメモリ索引手段と、前記キャッシュアドレ
スにより前記主記憶を索引する主記憶索引手段と、これ
らキャッシュメモリ索引手段及び主記憶索引手段により
夫々読出されたデータを比較する比較手段とを含むこと
を特徴とするキャッシュエラー診断システムか得られる
。
実施例
次に本発明の実施例を図面を参照しつつ詳細に説明する
。
。
図は本発明の実施例のシステムブロック図である。図に
おいて、プロセッサ１と主記憶２０とはシステムバス１
７により相互接続されており、プロセッサ１はキャッシ
ュメモリを有し、主記憶２０のデータの一部写しをこの
キャッシュメモリ内に格納している。
おいて、プロセッサ１と主記憶２０とはシステムバス１
７により相互接続されており、プロセッサ１はキャッシ
ュメモリを有し、主記憶２０のデータの一部写しをこの
キャッシュメモリ内に格納している。
メモリアドレス生成回路２は通常の運用動作時の主記憶
アクセスアドレスを生成するものであり、メモリアドレ
スレジスタ３はこの生成アドレスを格納するものである
。
アクセスアドレスを生成するものであり、メモリアドレ
スレジスタ３はこの生成アドレスを格納するものである
。
キャッシュアドレス生成回路４は不正形式データ発生に
応答してキャッシュエラー診断のためのキャッシュアド
レスを順次生成してキャッシュアドレス選択回路５及び
バスアドレス選択回路９の各１人力として出力する。
応答してキャッシュエラー診断のためのキャッシュアド
レスを順次生成してキャッシュアドレス選択回路５及び
バスアドレス選択回路９の各１人力として出力する。
キャッシュアドレス選択回路５は当該キャッシュアドレ
スとメモリアドレスレジスタ３の上位アドレスとの一方
を選択してキャッシュアドレスアレイ６へ供給する。こ
のキャッシュアドレスアレイ６はキャッシュデータアレ
イ７に格納されている主記憶２０のデータ写しのメモリ
アドレスを格納したアレイであり、キャッシュアドレス
選択回路５の選択アドレスにより索引されて対応メモリ
アドレスを出力する。
スとメモリアドレスレジスタ３の上位アドレスとの一方
を選択してキャッシュアドレスアレイ６へ供給する。こ
のキャッシュアドレスアレイ６はキャッシュデータアレ
イ７に格納されている主記憶２０のデータ写しのメモリ
アドレスを格納したアレイであり、キャッシュアドレス
選択回路５の選択アドレスにより索引されて対応メモリ
アドレスを出力する。
キャッシュデータアレイ７は主記憶２０のデータ写しを
格納するデータアレイであり、キャッシュアドレスアレ
イ６からのメモリアドレスにより索引される。キャツシ
ュヒツト検出回路８はキャッシュアドレスアレイ６から
のメモリアドレスとメモリアドレスレジスタ３の下位ア
ドレスとを比較し、キャツシュヒツトかミスヒツトかを
判定するヒツト判定回路である。
格納するデータアレイであり、キャッシュアドレスアレ
イ６からのメモリアドレスにより索引される。キャツシ
ュヒツト検出回路８はキャッシュアドレスアレイ６から
のメモリアドレスとメモリアドレスレジスタ３の下位ア
ドレスとを比較し、キャツシュヒツトかミスヒツトかを
判定するヒツト判定回路である。
ハスアドレス選択回路９はメモリアドレスレジスタ３の
アドレスと、キャッシュアクセスアドレス生成回路４及
びキャッシュアドレスアレイ６の両読出しアドレスの結
合アドレスとの一方を選択するものであり、バスアドレ
スレジスタ１０はこの選択されたアドレスを格納してシ
ステムハス１７へ出力するアドレスインタフェースであ
る。
アドレスと、キャッシュアクセスアドレス生成回路４及
びキャッシュアドレスアレイ６の両読出しアドレスの結
合アドレスとの一方を選択するものであり、バスアドレ
スレジスタ１０はこの選択されたアドレスを格納してシ
ステムハス１７へ出力するアドレスインタフェースであ
る。
ハスライトデータレジスタ１１はキャッシュデータアレ
イ７からの読出しデータを格納してバス１７へ出力する
バスライトデータインタフェースである。バスリードデ
ータレジスタ１２は主記憶２０からの読出しデータをバ
ス１７を介して取込むバスリートデータインタフェース
である。
イ７からの読出しデータを格納してバス１７へ出力する
バスライトデータインタフェースである。バスリードデ
ータレジスタ１２は主記憶２０からの読出しデータをバ
ス１７を介して取込むバスリートデータインタフェース
である。
データ選択回路１３は、バスライトデータレジスタ１１
、バスアドレスレジスタ１０、バスリドデータレジスタ
１２の各格納内容を時分割にて選択してワークメモリ１
４へ供給するものであり、ワークメモリ１４はこれ等デ
ータを格納しておくメモリである。
、バスアドレスレジスタ１０、バスリドデータレジスタ
１２の各格納内容を時分割にて選択してワークメモリ１
４へ供給するものであり、ワークメモリ１４はこれ等デ
ータを格納しておくメモリである。
バスコマンド発生回路１５は、バス１７に対するリード
、ライトコマンドを発生するものであり、バスコマンド
レジスタ１６はこのハスへのコマンドを格納する。
、ライトコマンドを発生するものであり、バスコマンド
レジスタ１６はこのハスへのコマンドを格納する。
診断モードＦ／Ｆ （フリップフロップ）１８は不正
形式データの発生に応答して、キャッシュ診断中である
ことを示すフラグである。
形式データの発生に応答して、キャッシュ診断中である
ことを示すフラグである。
かかる構成において、不正形式データか発生すると、診
断モードＦ／Ｆ ８がセットされてキャッシュ診断中で
あることを示す。これに応答して、キャッシュアドレス
選択回路５はキャッシュアドレス生成回路４の出力アド
レスを選択し、またバスアドレス選択回路９はキャッシ
ュアドレス生成回路４のアドレスとキャッシュアドレス
アレイ６の出力アトレスとの結合アドレスを選択する。
断モードＦ／Ｆ ８がセットされてキャッシュ診断中で
あることを示す。これに応答して、キャッシュアドレス
選択回路５はキャッシュアドレス生成回路４の出力アド
レスを選択し、またバスアドレス選択回路９はキャッシ
ュアドレス生成回路４のアドレスとキャッシュアドレス
アレイ６の出力アトレスとの結合アドレスを選択する。
キャッシュアドレス生成回路４により生成されたアドレ
スでキャンシュアドレスアレイ６が索りされ、その出力
をアドレスとしてキャッシュデータアレイ７が索引され
る。索引されたデータは！・スデータレジスタ１１に格
納されると共に、バスアドレスレジスタ１０は、このと
きのキャッシュアドレス生成回路４の出力アドレスとキ
ャッシュアドレスアレイ６の出力アドレスとを合せたア
ドレスを主記憶アドレスとして格納する。
スでキャンシュアドレスアレイ６が索りされ、その出力
をアドレスとしてキャッシュデータアレイ７が索引され
る。索引されたデータは！・スデータレジスタ１１に格
納されると共に、バスアドレスレジスタ１０は、このと
きのキャッシュアドレス生成回路４の出力アドレスとキ
ャッシュアドレスアレイ６の出力アドレスとを合せたア
ドレスを主記憶アドレスとして格納する。
次に、バスコマンド発生回路１５は診断モードＦ／Ｆ１
８がセットされたことにより、主記憶読出しコマンドを
発行し、バスコマンドレジスタ１６からバスアドレスレ
ジスタ１０のアドレスて主５己憶２０に対して読出しコ
マンドを出力する。主記憶２０よりの読出しデータはバ
スリードレジスタ１２に格納される。
８がセットされたことにより、主記憶読出しコマンドを
発行し、バスコマンドレジスタ１６からバスアドレスレ
ジスタ１０のアドレスて主５己憶２０に対して読出しコ
マンドを出力する。主記憶２０よりの読出しデータはバ
スリードレジスタ１２に格納される。
そして、キャッシュ内部のデータか格納されているバス
ライトデータレジスタ１１のデータ内容と、主記憶２０
からの読出しデータが格納されているバスリードデータ
レジスタ１２のデータ内容とは、比較器１つにて比較さ
れ、一致すればキャッシュアドレス生成回路４により生
成されるアドレス値を更新し、同様の動作を再び繰返す
。
ライトデータレジスタ１１のデータ内容と、主記憶２０
からの読出しデータが格納されているバスリードデータ
レジスタ１２のデータ内容とは、比較器１つにて比較さ
れ、一致すればキャッシュアドレス生成回路４により生
成されるアドレス値を更新し、同様の動作を再び繰返す
。
不一致であれば、そのときのバスアドレスレジスタ１０
、バスライトデータレジスタ１１、バスリードデータレ
ジスタ１２の各内容かデータ選択回路１３により順次選
択され、ワークメモリ１４にこれ等が対応して格納され
るのである。しかる後に、キャッシュアドレス生成回路
４のキャッシュアドレスが更新されて同様の動作が繰返
される。
、バスライトデータレジスタ１１、バスリードデータレ
ジスタ１２の各内容かデータ選択回路１３により順次選
択され、ワークメモリ１４にこれ等が対応して格納され
るのである。しかる後に、キャッシュアドレス生成回路
４のキャッシュアドレスが更新されて同様の動作が繰返
される。
以上の動作をキャッシュ最終アドレスとなるまで行い、
最終アドレスとなったならば、診断モードＦ／Ｆ１８を
リセットしてキャッシュ診断動作終了となる。
最終アドレスとなったならば、診断モードＦ／Ｆ１８を
リセットしてキャッシュ診断動作終了となる。
これにより、キャッシュデータと主記憶データとの比較
結果が不一致の場合に、ワークメモリ１４内にこれ等不
一致データとアドレスとを対応して格納することができ
ることになる。
結果が不一致の場合に、ワークメモリ１４内にこれ等不
一致データとアドレスとを対応して格納することができ
ることになる。
発明の効果
斜上の如く、本発明によれば、不正形式データの発生時
に、キャッシュ診断モードとしてキャッシュ内データを
順次読出し、これ等読出しデータと主記憶読出しデータ
とを比較して不一致のときに、記憶手段にこれ等データ
とメモリアドレスとを対応して記憶するようにしたので
、キャッシュの故障の有無が自動的に判定可能であると
共に、キャッシュエラーの場合のエラー箇所の特定も可
能となるという効果がある。
に、キャッシュ診断モードとしてキャッシュ内データを
順次読出し、これ等読出しデータと主記憶読出しデータ
とを比較して不一致のときに、記憶手段にこれ等データ
とメモリアドレスとを対応して記憶するようにしたので
、キャッシュの故障の有無が自動的に判定可能であると
共に、キャッシュエラーの場合のエラー箇所の特定も可
能となるという効果がある。
図は本発明の実施例のシステムブロック図である。
主要部分の符号の説明
４・・・・・・キャッシュアドレス生成回路６・・・・
・・キャッシュアドレスアレイ７・・・・・・キャッシ
ュデータアレイ１０・・・・・・バスアドレスレジスタ
１１・・・・・・バスライトデータレジスタ１２・・・
・・・バスリードデータレジスタ１４・・・・・・ワー
クメモリ ９・・・・・・比較回路 ０ ・・・・・ 主記憶
・・キャッシュアドレスアレイ７・・・・・・キャッシ
ュデータアレイ１０・・・・・・バスアドレスレジスタ
１１・・・・・・バスライトデータレジスタ１２・・・
・・・バスリードデータレジスタ１４・・・・・・ワー
クメモリ ９・・・・・・比較回路 ０ ・・・・・ 主記憶
Claims (2)
- （１）キャッシュアドレスアレイとキャッシュデータア
レイとを有し、主記憶のデータの一部写しを格納したキ
ャッシュメモリのエラー診断システムであって、データ
エラー検出に応答して、前記キャッシュアドレスアレイ
を検索するためのキャッシュアドレスを順次生成するキ
ャッシュアドレス生成手段と、この生成されたキャッシ
ュアドレスにより前記キャッシュメモリを検索するキャ
ッシュメモリ索引手段と、前記キャッシュアドレスによ
り前記主記憶を索引する主記憶索引手段と、これらキャ
ッシュメモリ索引手段及び主記憶索引手段により夫々読
出されたデータを比較する比較手段とを含むことを特徴
とするキャッシュエラー診断システム。 - （２）更に、前記比較結果が不一致を示すとき、そのと
きのキャッシュアドレス及び読出しデータを記憶する記
憶手段を含むことを特徴とする請求項１のキャッシュエ
ラー診断システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217488A JPH0498549A (ja) | 1990-08-17 | 1990-08-17 | キャッシュエラー診断システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217488A JPH0498549A (ja) | 1990-08-17 | 1990-08-17 | キャッシュエラー診断システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498549A true JPH0498549A (ja) | 1992-03-31 |
Family
ID=16705025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217488A Pending JPH0498549A (ja) | 1990-08-17 | 1990-08-17 | キャッシュエラー診断システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498549A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169956A (ja) * | 1984-02-15 | 1985-09-03 | Hitachi Ltd | デ−タ処理装置 |
-
1990
- 1990-08-17 JP JP2217488A patent/JPH0498549A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169956A (ja) * | 1984-02-15 | 1985-09-03 | Hitachi Ltd | デ−タ処理装置 |
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