JPH0476715A - Reference voltage generating circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
の
本発明はバイポーラICの電源や、電圧レギュレータ,
AC/DCコンバータ、コンパレータ等において、
基準電圧を供給する基準電圧発生回路に関するものであ
る。[Detailed Description of the Invention] The present invention is applicable to bipolar IC power supplies, voltage regulators,
In AC/DC converters, comparators, etc.
The present invention relates to a reference voltage generation circuit that supplies a reference voltage.
盗』習Σ改董一
第4図は従来の基準電圧発生回路1を採用した電圧レギ
ュレータを示しており、ここで基準電圧発生回路1はコ
レクタが抵抗Rclを介して入力電圧ライン2に接続さ
れエミッタが抵抗R2を介して接地点に接続された第1
トランジスタTIと、同じくコレクタが抵抗Rc2を介
して入力電圧ライン2に接続されエミッタが抵抗R1を
介して第1トランジスタT1のエミッタに接続された第
2トランジスタT2とから成り、それらの第1、第2ト
ランジスタTI、T2のベースは互いに接続され、抵抗
R3,R4の接続中点(a)に結合されている。そして
、基準電圧Vrefはこのベースと接地点との間に生じ
る。第2トランジスタT2のエミッタ面積は第1トラン
ジスタT1のエミッタ面積に比し8倍に選ばれている。Figure 4 shows a voltage regulator employing a conventional reference voltage generation circuit 1, in which the collector of the reference voltage generation circuit 1 is connected to the input voltage line 2 via a resistor Rcl. The first whose emitter is connected to the ground via the resistor R2.
It consists of a transistor TI and a second transistor T2 whose collector is also connected to the input voltage line 2 via a resistor Rc2 and whose emitter is connected via a resistor R1 to the emitter of the first transistor T1. The bases of the two transistors TI and T2 are connected to each other and to the connection midpoint (a) of the resistors R3 and R4. A reference voltage Vref is generated between this base and the ground point. The emitter area of the second transistor T2 is selected to be eight times larger than the emitter area of the first transistor T1.
前記第1、第2トランジスタTI、 T2のコレクタ出
力は演算増幅器3の非反転入力端(+)と反転入力端(
−)に供給される。そして、この演算増幅器3の出力は
トランジスタTOのベースに与えられ、レギュレータと
しての出力Voはそのエミッタから取り出される。今、
第1、第2トランジスタTI、 T2のコレクタ電流を
それぞれIc+、■c2とし、各トランジスタに流れる
エミッタ電流を、
r E”’; I C+ + I C2・・・・・(1
)とすると、各トランジスタTl、T2のベース・エミ
ッタ間導通電圧V[lEl、VBE2はそれぞれVsa
+=kT/ q−1nI E/ I s+・・・・(2
)VaE2=kT/ q−1nI E/ I s2=・
・(3)となる。ただし、kはボルツマン定数、qは電
荷、I Sl、I 82はそれぞれトランジスタTI、
T2の逆方向飽和電流である。第1、第2トランジスタ
Tl、T2の■8ε、とV BF2間の差ΔV [I
Eは、(2)、 (3)式よりΔVsl:=kT/ q
−1nll:/ I SE kT/ q ・InIp
/■、2
kT/ q・In I s2/ I s+・・・’・(
4)ここで、第2トランジスタT2のエミッタ面積は第
1トランジスタT1のそれに対し8倍に選ばれているの
で、
I S2= 8 I s+
である。それ故、(4)式は
ΔVaε=kT/ q ・ln8 ・・・・・(5)と
なる。kT/qは25.9mVであるから、結局(5)
式%式%
となる。尚、このΔVBEはkT/qが正の温度係数を
もっていることから同じように正の温度係数をもつこと
になる。The collector outputs of the first and second transistors TI and T2 are connected to the non-inverting input terminal (+) and the inverting input terminal (
−). The output of this operational amplifier 3 is given to the base of the transistor TO, and the output Vo as a regulator is taken out from its emitter. now,
The collector currents of the first and second transistors TI and T2 are respectively Ic+ and ■c2, and the emitter current flowing through each transistor is r E"'; I C+ + I C2... (1
), the base-emitter conduction voltage V[lEl, VBE2 of each transistor Tl, T2 is Vsa
+=kT/q-1nI E/Is+...(2
) VaE2=kT/ q-1nI E/ I s2=・
・(3) becomes. However, k is Boltzmann's constant, q is electric charge, I Sl and I82 are transistors TI, respectively.
This is the reverse saturation current of T2. The difference ΔV [I
From equations (2) and (3), E is ΔVsl:=kT/q
-1nll:/I SE kT/q ・InIp
/■, 2 kT/ q・In I s2/ I s+...'・(
4) Here, since the emitter area of the second transistor T2 is selected to be eight times that of the first transistor T1, I S2 = 8 I S+. Therefore, equation (4) becomes ΔVaε=kT/q·ln8 (5). Since kT/q is 25.9mV, (5)
The formula% is the formula%. Note that since kT/q has a positive temperature coefficient, ΔVBE similarly has a positive temperature coefficient.
一方、基準電圧VREFは、
VREF=V[lEI+ 2 I E ′ R2=
V [lEl + 2 R2/ R+ ’ △vBE・
・・(6)となる。ここで、(6)式の第1項VBE+
は負の温度係数をもっており、第2項の2R2/R,・
ΔV8Eは正の温度係数をもっている。従って、設計に
際してはR2/ R+の比で正の温度係数を調整してV
REF全体の温度係数が零になるように調整している。On the other hand, the reference voltage VREF is as follows: VREF=V[lEI+ 2 I E ′ R2=
V [lEl + 2 R2/ R+ ' △vBE・
...(6). Here, the first term VBE+ of equation (6)
has a negative temperature coefficient, and the second term 2R2/R,・
ΔV8E has a positive temperature coefficient. Therefore, when designing, adjust the positive temperature coefficient with the ratio of R2/R+ to
Adjustment is made so that the temperature coefficient of the entire REF becomes zero.
が しよ と る
ところで、上述の第1、第2トランジスタTI、 T2
の動作にはベース電流IBが必要であり、このベース電
流工、は第1トランジスタT1のベース電流工81と第
2トランジスタT2のベース電流IQ2を加算した電流
値である。しかも、これらのベース電流I!ll、I+
12は、■。5、■。2をコレクタ電流とすると、
1a+=r。+ / h FE
I 82 = I C2/ h FE
となり、電流増幅率hFEに関与する。しかしながら、
この電流増幅率hFEはよく知られているように温度依
存性が非常に大きい。そのため、温度によって工θが大
きく変化する。特に低いhpEで著しく温度変化を受け
るので、基準電圧VREFも変化し、結局レギュレータ
の出力V O(=Ra/ Ra・V HEF)が温度特
性に影響されるという問題を生じる。At this point, the first and second transistors TI and T2 described above
The operation requires a base current IB, and this base current is the sum of the base current 81 of the first transistor T1 and the base current IQ2 of the second transistor T2. Moreover, these base currents I! ll, I+
12 is ■. 5, ■. If 2 is the collector current, then 1a+=r. +/h FE I 82 = I C2/ h FE and is involved in the current amplification factor hFE. however,
As is well known, this current amplification factor hFE has a very large temperature dependence. Therefore, the value θ varies greatly depending on the temperature. In particular, since the temperature changes significantly at low hpE, the reference voltage VREF also changes, resulting in a problem that the output V O (=Ra/Ra·V HEF) of the regulator is affected by the temperature characteristics.
本発明はこのような点に鑑みなされたものであって、ト
ランジスタの電流増幅率hFEの温度やバラツキによる
変動によって基準電圧が影響を受けないように工夫され
ている。The present invention has been devised in view of these points, and is devised so that the reference voltage is not affected by fluctuations due to temperature or variations in the current amplification factor hFE of the transistor.
るための
上記目的を達成するため本発明では、エミッタを第1抵
抗を介して基準電位点に接続した第1トランジスタと、
エミッタを#12抵抗を介して前記第1トランジスタの
エミッタに接続した第2トランジスタとを備え、前記第
1、第2トランジスタの共通接続されたベースから基準
電圧を得るようにした基準電圧発生回路において、
前記第1トランジスタのコレクタ側に該第1トランジス
タと同一の第3トランジスタを接続するとともに、第2
トランジスタのコレクタに該第2トランジスタと同一の
第4トランジスタを接続し、且つ前記第3、第4トラン
ジスタのベースを共通接続し、前記第1、第2トランジ
スタのベースと前記第3、第4トランジスタのベースに
同一の電流を供給するベース電流供給手段を接続した構
成としている。In order to achieve the above object, the present invention includes a first transistor whose emitter is connected to a reference potential point via a first resistor;
a second transistor whose emitter is connected to the emitter of the first transistor via a #12 resistor, and a reference voltage is obtained from the commonly connected bases of the first and second transistors. , a third transistor identical to the first transistor is connected to the collector side of the first transistor, and a second transistor is connected to the collector side of the first transistor.
A fourth transistor, which is the same as the second transistor, is connected to the collector of the transistor, and the bases of the third and fourth transistors are connected in common, and the bases of the first and second transistors are connected to the third and fourth transistors. A base current supply means for supplying the same current to the bases of the two is connected.
その際、前記ベース電流供給手段を前記第3、第4トラ
ンジスタのベース側によって駆動されるカレントミラー
回路で構成し該カレントミラー回路の出力側を前記fi
l、fJ82トランジスタのベスに接続するようにして
もよい。In this case, the base current supply means is constituted by a current mirror circuit driven by the base sides of the third and fourth transistors, and the output side of the current mirror circuit is connected to the fi
It may be connected to the base of the l and fJ82 transistors.
作ニー月−
このような構成によると、第1トランジスタT1及び第
2トランジスタT2とそれぞれ同一の素子であるトラン
ジスタTl’ 、 T2’は第1、第2トランジスタT
l、 T2のコレクタの代わりとして動作し、T1”、
T2゛のベース電流はTI、T2のベース電流と同一で
あるので、ベース電流の変動は自動的にキャンセルされ
るようになり、実質的に電流増幅率hFEの温度変動や
バラツキ等の影響を受けない。According to this configuration, the transistors Tl' and T2', which are the same elements as the first transistor T1 and the second transistor T2, respectively, are the same as the first transistor T1 and the second transistor T2.
l, act as a replacement for the collector of T2, T1'',
Since the base current of T2 is the same as the base current of TI and T2, fluctuations in the base current are automatically canceled and are substantially unaffected by temperature fluctuations and variations in the current amplification factor hFE. do not have.
次1目引 以下、本発明の実施例を図面を参照しつつ説明する。Next 1st index Embodiments of the present invention will be described below with reference to the drawings.
本発明を実施した第1図において、第4図の従来例と同
一部分には同一の符号を付して重複説明を省略する。本
実施例では第1、第2トランジスタTl、 T2のコレ
クタ側に第1、第2トランジスタT1、T2と同一の第
3、第4トランジスタTI’、T2’を図示のように接
続している。即ち、第3トランジスタTI’のエミッタ
を第1トランジスタT1のコレクタに接続するとともに
第3トランジスタTI’のコレクタを抵抗Rclを介し
て入力電圧ライン2に接続し、一方、第4トランジスタ
T2’のエミッタを第2トランジスタT2のコレクタに
接続するとともに第4トランジスタT2’のコレクタを
抵抗Rc2を介して入力電圧ライン2に接続している。In FIG. 1 in which the present invention is implemented, parts that are the same as those in the conventional example shown in FIG. In this embodiment, third and fourth transistors TI' and T2', which are the same as the first and second transistors T1 and T2, are connected to the collector sides of the first and second transistors Tl and T2 as shown. That is, the emitter of the third transistor TI' is connected to the collector of the first transistor T1, and the collector of the third transistor TI' is connected to the input voltage line 2 via the resistor Rcl, while the emitter of the fourth transistor T2' is connected to the collector of the second transistor T2, and the collector of the fourth transistor T2' is connected to the input voltage line 2 via a resistor Rc2.
この第4トランジスタT2”のエミッタ面積は第2トラ
ンジスタT2のエミッタ面積と同様に第1、第3トラン
ジスタTl、T1゛のエミッタ面積に対し、8倍の大き
さに選ばれている。第3、第4トランジスタTl’、T
2”のベースは共通に接続され、カレントミラー回路4
の入力側に結合されている。このカレントミラー回路4
は一対のトランジスタT3. T4と抵抗R5,R6と
から成っており、その出力側、即ちトランジスタT4の
コレクタは第1、第2トランジスタTI、T2のベース
に接続されている。The emitter area of this fourth transistor T2'' is selected to be eight times as large as the emitter area of the first and third transistors Tl and T1'', similar to the emitter area of the second transistor T2. Fourth transistor Tl', T
2” bases are connected in common and the current mirror circuit 4
is connected to the input side of This current mirror circuit 4
is a pair of transistors T3. The transistor T4 consists of a transistor T4 and resistors R5 and R6, and its output side, that is, the collector of the transistor T4, is connected to the bases of the first and second transistors TI and T2.
この回路では、第1、第2トランジスタTI、T2に流
れる電流工、と、第3、第4トランジスタTl’、T2
゛のベースに流れる電流IB+ はIe’=Ieであり
、且つカレントミラー回路4からより°が第1、第2ト
ランジスタTl、T2のベース側へ与えられるため第1
、第2トランジスタTl、 T2に対する入カインビダ
ンスZinが(1)となり、トランジスタの電流増幅率
hFEに影響されない基準電圧VREFが得られる。In this circuit, a current flows through the first and second transistors TI and T2, and a current flows through the third and fourth transistors Tl' and T2.
The current IB+ flowing to the base of ゛ is Ie' = Ie, and since the current mirror circuit 4 provides more ゛ to the base side of the first and second transistors Tl and T2, the first
, the input impedance Zin to the second transistors Tl and T2 becomes (1), and a reference voltage VREF that is not affected by the current amplification factor hFE of the transistors is obtained.
次に、第2図の実施例は第3、第4トランジスタT1′
、T2゛のコレゲタと入力電圧ライン2間に挿入される
抵抗Rcl、 Rc2の代わりにカレントミラー回路5
を設けている点以外は第1図の実施例と同一である。Next, in the embodiment of FIG. 2, the third and fourth transistors T1'
, T2'' and the input voltage line 2, a current mirror circuit 5 is inserted in place of the resistors Rcl and Rc2.
This embodiment is the same as the embodiment shown in FIG. 1 except that the embodiment shown in FIG.
また、第3図の実施例はカレントミラー回路6.7.8
によって前記第3、第4トランジスタT1′。In addition, the embodiment shown in FIG. 3 is a current mirror circuit 6.7.8.
The third and fourth transistors T1'.
T2゛のコレクタ側へ流れる電流It、I2を別経路へ
得るとともに、それらの電流差工、〜工2をトランジス
タT5.T6.コンデンサC1の帰還回路を介してトラ
ンジスタT7に帰還し、そのエミッタ電流を制御するよ
うにしている。この回路で入力電圧は端子11に与えら
れ、出力電圧は端子12から取り出される。尚、コンデ
ンサC1は発振防止のため位相調整コンデンサとして機
能する。The currents It and I2 flowing to the collector side of T2' are routed separately, and the current difference between them is connected to the transistor T5. T6. It is fed back to the transistor T7 via the feedback circuit of the capacitor C1, and its emitter current is controlled. In this circuit, an input voltage is applied to a terminal 11, and an output voltage is taken out from a terminal 12. Note that the capacitor C1 functions as a phase adjustment capacitor to prevent oscillation.
丑」19Jか呆□
以上説明した通り、本発明によれば、第1トランジスタ
TI及び第2トランジスタT2とそれぞれ同一の素子で
ある第3、第4トランジスタT1′、T2゛は第1、第
2トランジスタTI、T2のコレクタの代わりとして動
作し、第3、第4トランジスタTI’、T2’のベース
電流は第1、第2トランジスタTI、T2のベス電流と
同一であるので、ベース電流の変動は自動的にキャンセ
ルされるようになり、これら第1、第2トランジスタの
ベースと例えば接地点との間に生じる基準電圧が実質的
に電流増幅率hFEの温度変動やバラツキ等の影響を受
けないという効果がある。As explained above, according to the present invention, the third and fourth transistors T1' and T2', which are the same elements as the first transistor TI and the second transistor T2, respectively, are the same as the first transistor TI and the second transistor T2. The base currents of the third and fourth transistors TI' and T2' are the same as those of the first and second transistors TI and T2, so the fluctuation of the base current is It is said that the reference voltage generated between the bases of the first and second transistors and, for example, a ground point is not affected by temperature fluctuations or variations in the current amplification factor hFE. effective.
第1図は本発明を実施した基準電圧発生回路の回路図で
あり、第2図は第2の実施例の回路図、そして第3図は
第3の実施例の回路図である。第4図は従来例の回路図
である。
T1・・・第1トランジスタ、
T2・・・第2トランジスタ、
Tl’・・・第3トランジスタ、
T2°・・・第4トランジスタ。
R1・・・第2抵抗、 R2・・・第1抵抗、V
REF・・・基準電圧、
2・・・入力電圧ライン、
4・・・カレントミラー回路。FIG. 1 is a circuit diagram of a reference voltage generating circuit embodying the present invention, FIG. 2 is a circuit diagram of a second embodiment, and FIG. 3 is a circuit diagram of a third embodiment. FIG. 4 is a circuit diagram of a conventional example. T1...first transistor, T2...second transistor, Tl'...third transistor, T2°...fourth transistor. R1...second resistance, R2...first resistance, V
REF...Reference voltage, 2...Input voltage line, 4...Current mirror circuit.
Claims (2)
た第1トランジスタと、エミッタを第2抵抗を介して前
記第1トランジスタのエミッタに接続した第2トランジ
スタとを備え、前記第1、第2トランジスタの共通接続
されたベースから基準電圧を得るようにした基準電圧発
生回路において、前記第1トランジスタのコレクタ側に
該第1トランジスタと同一の第3トランジスタを接続す
るとともに、第2トランジスタのコレクタに該第2トラ
ンジスタと同一の第4トランジスタを接続し、且つ前記
第3、第4トランジスタのベースを共通接続し、前記第
1、第2トランジスタのベースと前記第3、第4トラン
ジスタのベースに同一の電流を供給するベース電流供給
手段を接続したことを特徴とする基準電圧発生回路。(1) a first transistor having an emitter connected to a reference potential point via a first resistor; and a second transistor having an emitter connected to the emitter of the first transistor via a second resistor; In a reference voltage generation circuit that obtains a reference voltage from commonly connected bases of second transistors, a third transistor, which is the same as the first transistor, is connected to the collector side of the first transistor; A fourth transistor, which is the same as the second transistor, is connected to the collector, and the bases of the third and fourth transistors are connected in common, and the bases of the first and second transistors and the bases of the third and fourth transistors are connected in common. A reference voltage generation circuit characterized in that a base current supply means is connected to supply the same current to the reference voltage generation circuit.
ンジスタのベース側によつて駆動されるカレントミラー
回路であり、該カレントミラー回路の出力側が前記第1
、第2トランジスタのベースに接続されていることを特
徴とする第1請求項に記載の基準電圧発生回路。(2) The base current supply means is a current mirror circuit driven by the base sides of the third and fourth transistors, and the output side of the current mirror circuit is the first transistor.
, the reference voltage generating circuit according to claim 1, wherein the reference voltage generating circuit is connected to the base of the second transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19115990A JP2695515B2 (en) | 1990-07-19 | 1990-07-19 | Reference voltage generation circuit |
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Publications (2)
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JPH0476715A true JPH0476715A (en) | 1992-03-11 |
JP2695515B2 JP2695515B2 (en) | 1997-12-24 |
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JP (1) | JP2695515B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007514225A (en) * | 2003-12-09 | 2007-05-31 | アナログ・デバイシズ・インコーポレーテッド | Improved bandgap reference voltage |
JP4809340B2 (en) * | 2004-06-30 | 2011-11-09 | アナログ・デバイシズ・インコーポレーテッド | Voltage circuit proportional to absolute temperature |
JP2018185642A (en) * | 2017-04-26 | 2018-11-22 | サンケン電気株式会社 | Reference voltage generation circuit |
-
1990
- 1990-07-19 JP JP19115990A patent/JP2695515B2/en not_active Expired - Fee Related
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JP2018185642A (en) * | 2017-04-26 | 2018-11-22 | サンケン電気株式会社 | Reference voltage generation circuit |
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JP2695515B2 (en) | 1997-12-24 |
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