JPH0471072A - アナログ／ディジタル混載集積回路のシミュレーション方法 - Google Patents
アナログ／ディジタル混載集積回路のシミュレーション方法Info
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- JPH0471072A JPH0471072A JP2183789A JP18378990A JPH0471072A JP H0471072 A JPH0471072 A JP H0471072A JP 2183789 A JP2183789 A JP 2183789A JP 18378990 A JP18378990 A JP 18378990A JP H0471072 A JPH0471072 A JP H0471072A
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- 238000000034 method Methods 0.000 title claims description 18
- 238000004088 simulation Methods 0.000 claims abstract description 46
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 2
- 230000010261 cell growth Effects 0.000 description 2
- 238000011960 computer-aided design Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
チップ上にアナログ回路部とディジタル回路部の双方の
部分を有するアナログ／ディジタル混載集積回路の設計
検証を行なう方法に関し、１つの集積回路の回路データ
を統一された記述方式で記述できるようにすることを目
的とし、１つのチップ上にアナログ回路部とディジタル
回路部の双方の部分を有するアナログ／ディジタル混載
集積回路の設計検証のため、該アナログ回路部についで
回路シミュレーションを行ない、該ディジタル回路部に
ついて論理シミュレーションを行なうシミュレーション
方法において、セル内が回路シミュレーション用のプリ
ミティブで記述され、かつ、レイアウトプログラムでレ
イアウト可能なアナログセルて記述された前記アナログ
回路部が、前記ディジタル回路部と混在して記述された
回路を登録し、アナログプリミティブとディジタルプリ
ミティブとを混在して階層及びセルの展開後、アナログ
・ディジタル分離プログラムにより回路シミュレーショ
ン用データと論理シミュレーション用データとに分離し
て夫々シミュレーションを行なうよう構成する。
部分を有するアナログ／ディジタル混載集積回路の設計
検証を行なう方法に関し、１つの集積回路の回路データ
を統一された記述方式で記述できるようにすることを目
的とし、１つのチップ上にアナログ回路部とディジタル
回路部の双方の部分を有するアナログ／ディジタル混載
集積回路の設計検証のため、該アナログ回路部についで
回路シミュレーションを行ない、該ディジタル回路部に
ついて論理シミュレーションを行なうシミュレーション
方法において、セル内が回路シミュレーション用のプリ
ミティブで記述され、かつ、レイアウトプログラムでレ
イアウト可能なアナログセルて記述された前記アナログ
回路部が、前記ディジタル回路部と混在して記述された
回路を登録し、アナログプリミティブとディジタルプリ
ミティブとを混在して階層及びセルの展開後、アナログ
・ディジタル分離プログラムにより回路シミュレーショ
ン用データと論理シミュレーション用データとに分離し
て夫々シミュレーションを行なうよう構成する。
本発明はアナログ／ディジタル混載集積回路のシミュレ
ーション方法に係り、特にチップ上にアナログ回路部と
ディジタル回路部の双方の部分を有するアナログ／ディ
ジタル混載集積回路の設計検証を行なう方法に関する。
ーション方法に係り、特にチップ上にアナログ回路部と
ディジタル回路部の双方の部分を有するアナログ／ディ
ジタル混載集積回路の設計検証を行なう方法に関する。
近年、大規模集積回路（ＬＳＩ）の高集積化、高機能化
を図るうえで、共存可能なアナログ素子とディジタル素
子との混載化か種々行なわれるようになってきた。この
ようなアナログ／ディジタル混載ＬＳＩの設計検証を行
なうためには、アナログ回路部に対しては回路シミュレ
ータ、ディジタル回路部に対しては論理シミュレータか
夫々必要になる。しかし、これらのシミュレータは夫々
別々に動作させるので、回路全体のチエツクかできない
。
を図るうえで、共存可能なアナログ素子とディジタル素
子との混載化か種々行なわれるようになってきた。この
ようなアナログ／ディジタル混載ＬＳＩの設計検証を行
なうためには、アナログ回路部に対しては回路シミュレ
ータ、ディジタル回路部に対しては論理シミュレータか
夫々必要になる。しかし、これらのシミュレータは夫々
別々に動作させるので、回路全体のチエツクかできない
。
そこで、回路シミュレータと論理シミュレータとを夫々
別々に動作させても、他の回路部を含めてアナログ／デ
ィジタル混載回路の全体を一度に検証てきるシミュレー
ション方法か必要となる。
別々に動作させても、他の回路部を含めてアナログ／デ
ィジタル混載回路の全体を一度に検証てきるシミュレー
ション方法か必要となる。
第２図は従来のアナログ／ディジタル混載集積回路のシ
ミュレーション方法の一例の説明図を示す。従来はアナ
ログ／ディジタル混載のレイアウト用回路をディジタル
回路とアナログ回路とに分けて、ディジタル回路につい
ては論理シミュレーション記述で記述した回路を登録し
く同図（Ａ）の１）、アナログ回路については回路シミ
ュレーション記述による回路を登録する（同図（Ｂ）の
８）。
ミュレーション方法の一例の説明図を示す。従来はアナ
ログ／ディジタル混載のレイアウト用回路をディジタル
回路とアナログ回路とに分けて、ディジタル回路につい
ては論理シミュレーション記述で記述した回路を登録し
く同図（Ａ）の１）、アナログ回路については回路シミ
ュレーション記述による回路を登録する（同図（Ｂ）の
８）。
例えば、上記のアナログ／ディジタル混載のレイアウト
用回路か、第３図に示す如く、ＡＮＤ回路１１の出力と
フリップフロップ（ＦＦ）１２の出力の計２ビットのデ
ィジタル入力値に応して信号レベルのアナログ信号をＤ
Ａ変換器（ＤＡＣ）１３より取り呂し、それを抵抗１４
．増幅器１５゜抵抗１６．１７及びコンデンサ１８より
なる回路部を通してＡＤ変換器（ＡＤＣ）１９に入力し
、このＡＤＣ１９より入力信号レベルに応じた２ビツト
のディジタル出力を取り出し、１ビツトはインバータ２
０を介して外部へ出力し、もう１ビツトはＦＦ１２へ印
加する、フィードバックループを有する回路であるもの
とする。
用回路か、第３図に示す如く、ＡＮＤ回路１１の出力と
フリップフロップ（ＦＦ）１２の出力の計２ビットのデ
ィジタル入力値に応して信号レベルのアナログ信号をＤ
Ａ変換器（ＤＡＣ）１３より取り呂し、それを抵抗１４
．増幅器１５゜抵抗１６．１７及びコンデンサ１８より
なる回路部を通してＡＤ変換器（ＡＤＣ）１９に入力し
、このＡＤＣ１９より入力信号レベルに応じた２ビツト
のディジタル出力を取り出し、１ビツトはインバータ２
０を介して外部へ出力し、もう１ビツトはＦＦ１２へ印
加する、フィードバックループを有する回路であるもの
とする。
この場合は上記のＡＮＤ回路１１．ＦＦ１２及びインバ
ータ２０よりなるディジタル回路部を、第４図に示す如
く論理シミュレーション記述の回路として登録し、一方
、上記のＤＡＣ１３，抵抗１４．１６．１７．増幅器１
５． コンデンサ１８及びＡＤＣ１９よりなるアナロ
グ回路部を、第５図に示す如く回路シミュレーション記
述の回路として登録する。ただし、実際は増幅器１５は
トランジスタや抵抗よりなる回路レベルで記述される。
ータ２０よりなるディジタル回路部を、第４図に示す如
く論理シミュレーション記述の回路として登録し、一方
、上記のＤＡＣ１３，抵抗１４．１６．１７．増幅器１
５． コンデンサ１８及びＡＤＣ１９よりなるアナロ
グ回路部を、第５図に示す如く回路シミュレーション記
述の回路として登録する。ただし、実際は増幅器１５は
トランジスタや抵抗よりなる回路レベルで記述される。
ここで、第４図に示す如く、論理シミュレーション記述
回路では、ＤＡＣｌ ３をＡＮＤ回路２１及び２２より
なるダミー回路で記述し、またＡＤＣ１９をインバータ
２３〜２６よりなるダミー回路で記述する。
回路では、ＤＡＣｌ ３をＡＮＤ回路２１及び２２より
なるダミー回路で記述し、またＡＤＣ１９をインバータ
２３〜２６よりなるダミー回路で記述する。
第２図（Ａ）において、上記の登録されたディジタル回
路（論理シミュレーション記述回路）は、次にユーザー
階層の展開を行ない（ステップ２）、セルレベルまで展
開されている論理情報のデータベース３に格納し、レイ
アウト回路情報４に基づいてセルの展開を行なう（ステ
ップ５）。このようにして、シミュレーション可能なシ
ミュレーション基本単位素子であるプリミティブの集合
に展開されたディジタル回路情報はメモリに登録された
後（ステップ６）、論理シミュレータによりシミュレー
ションか行なわれる（ステップ７）。
路（論理シミュレーション記述回路）は、次にユーザー
階層の展開を行ない（ステップ２）、セルレベルまで展
開されている論理情報のデータベース３に格納し、レイ
アウト回路情報４に基づいてセルの展開を行なう（ステ
ップ５）。このようにして、シミュレーション可能なシ
ミュレーション基本単位素子であるプリミティブの集合
に展開されたディジタル回路情報はメモリに登録された
後（ステップ６）、論理シミュレータによりシミュレー
ションか行なわれる（ステップ７）。
一方、前記登録されたアナログ回路（回路シミュレーシ
ョン記述回路）は、第２図（Ｂ）に示す如く回路シミュ
レータによりシミュレーションか行なわれる（ステップ
９）。このように、従来はアナログ／ディジタル混載回
路のディジタル回路部とアナログ回路部とを別々に登録
後に、各々論理シミュレーション、回路シミュレーショ
ンを別々に行なっていた。
ョン記述回路）は、第２図（Ｂ）に示す如く回路シミュ
レータによりシミュレーションか行なわれる（ステップ
９）。このように、従来はアナログ／ディジタル混載回
路のディジタル回路部とアナログ回路部とを別々に登録
後に、各々論理シミュレーション、回路シミュレーショ
ンを別々に行なっていた。
しかるに、従来はアナログ回路部は回路シミュレータ用
の回路記述であるのに対し、ディジタル回路部はアナロ
グ回路部をダミー回路にした論理回路記述であり、各々
２つのシミュレータ用に記述する必要かあり、１つのＬ
ＳＩの回路データを統一された記述方式で記述すること
かできなかった。また、ディジタル回路部かアナログ回
路部をダミー回路で記述しているため、レイアウトデー
タと内容か異なり、レイアウト結果からの配線容量なと
のバックアノテーションかてきなかった。
の回路記述であるのに対し、ディジタル回路部はアナロ
グ回路部をダミー回路にした論理回路記述であり、各々
２つのシミュレータ用に記述する必要かあり、１つのＬ
ＳＩの回路データを統一された記述方式で記述すること
かできなかった。また、ディジタル回路部かアナログ回
路部をダミー回路で記述しているため、レイアウトデー
タと内容か異なり、レイアウト結果からの配線容量なと
のバックアノテーションかてきなかった。
本発明は上記の点に鑑みなされたもので、１つの集積回
路の回路データを統一された記述方式で記述できるよう
にしたアナログ／ディジタル混載集積回路のシミュレー
ション方法を提供することを目的とする。
路の回路データを統一された記述方式で記述できるよう
にしたアナログ／ディジタル混載集積回路のシミュレー
ション方法を提供することを目的とする。
本発明のアナログ／ディジタル混載集積回路のシミュレ
ーション方法は、セル内か回路シミュレーション用のプ
リミティブで記述され、かつ、レイアウトプログラムで
レイアウト可能なアナログセルて記述されたアナログ回
路部か、ディジタル回路部と混在して記述された回路を
登録し、アナログプリミティブとディジタルプリミティ
ブとを混在して階層及びセルの展開後、アナログ・ディ
ジタル分離プログラムにより回路シミュレーション用デ
ータと論理シミュレーソヨン用データとに分離して夫々
シミュレーションを行なうようにしたものである。
ーション方法は、セル内か回路シミュレーション用のプ
リミティブで記述され、かつ、レイアウトプログラムで
レイアウト可能なアナログセルて記述されたアナログ回
路部か、ディジタル回路部と混在して記述された回路を
登録し、アナログプリミティブとディジタルプリミティ
ブとを混在して階層及びセルの展開後、アナログ・ディ
ジタル分離プログラムにより回路シミュレーション用デ
ータと論理シミュレーソヨン用データとに分離して夫々
シミュレーションを行なうようにしたものである。
本発明ては、アナログセル内に回路シミュレーション用
プリミティブをもつようにしたため、回路シミュレーシ
ョン用データとレイアウト用回路データと同一のものか
使用てき、よって１つのアナログ／ディジタル混載ＬＳ
Ｉのレイアウト用回路を統一された記述方式て記述する
ことかできる。
プリミティブをもつようにしたため、回路シミュレーシ
ョン用データとレイアウト用回路データと同一のものか
使用てき、よって１つのアナログ／ディジタル混載ＬＳ
Ｉのレイアウト用回路を統一された記述方式て記述する
ことかできる。
第１図は本発明の一実施例の流れ図を示す。本実施例は
アナログ／ディジタル混載ＬＳＩの電子計算機支援設計
（ＣＡＤ）システムの例で、まず１つのチップ上にアナ
ログ回路部とディジタル回路部の双方の部分を有するア
ナログ／ディジタル混載集積回路のアナログ回路部か、
スタンダードセル方式レイアウトプログラムでレイアウ
ト可能なアナログセルて記述され、がっ、アナログセル
内か回路シミュレーション用プリミティブで記述された
Ａ／Ｄ混在記述回路が登録される（ステップ１０１）。
アナログ／ディジタル混載ＬＳＩの電子計算機支援設計
（ＣＡＤ）システムの例で、まず１つのチップ上にアナ
ログ回路部とディジタル回路部の双方の部分を有するア
ナログ／ディジタル混載集積回路のアナログ回路部か、
スタンダードセル方式レイアウトプログラムでレイアウ
ト可能なアナログセルて記述され、がっ、アナログセル
内か回路シミュレーション用プリミティブで記述された
Ａ／Ｄ混在記述回路が登録される（ステップ１０１）。
従って、本実施例では前記した第３図に示すレイアウト
用回路のシミュレーションを行なう場合、この第３図と
同しＡ／Ｄ混在記述回路か登録される。
用回路のシミュレーションを行なう場合、この第３図と
同しＡ／Ｄ混在記述回路か登録される。
次に、階層展開プログラムにより上記のＡ／Ｄ混在記述
回路の二−サー階層の展開が行なわれ（ステップ１０２
） 、セルレベルまで展開されている論理情報のデー
タベース１０３に登録される（ステップ１０３）。この
データベースに登録された情報はセル展開プログラムに
よりレイアウト情報１０４に基づいてセルの展開が行な
われ（ステップ１゜５）、シミュレーション可能なシミ
ュレーションの基本単位素子であるプリミティブにまで
展開される。ここでは、前記したようにＡ／Ｄ混在記述
回路のアナログセル内は回路シミュレータ用のアナログ
プリミティブで記述されているので、上記のセルの展開
によってアナログプリミティブとディジタルプリミティ
ブとか混在している回路展開かなされる。
回路の二−サー階層の展開が行なわれ（ステップ１０２
） 、セルレベルまで展開されている論理情報のデー
タベース１０３に登録される（ステップ１０３）。この
データベースに登録された情報はセル展開プログラムに
よりレイアウト情報１０４に基づいてセルの展開が行な
われ（ステップ１゜５）、シミュレーション可能なシミ
ュレーションの基本単位素子であるプリミティブにまで
展開される。ここでは、前記したようにＡ／Ｄ混在記述
回路のアナログセル内は回路シミュレータ用のアナログ
プリミティブで記述されているので、上記のセルの展開
によってアナログプリミティブとディジタルプリミティ
ブとか混在している回路展開かなされる。
しかる後に、アナログ／ディジタル分離プログラムがア
ナログプリミティブ及びディジタルプリミティブのもつ
識別子から両者を判別及び分離し、アナログプリミティ
ブからの回路シミュレーション用データと、ディジタル
プリミティブからの論理シミュレーション用データとを
作成しくステップ１０６）、それらを別々にデータベー
スに格納する（ステップ１０７ 、１０８ ’）。
ナログプリミティブ及びディジタルプリミティブのもつ
識別子から両者を判別及び分離し、アナログプリミティ
ブからの回路シミュレーション用データと、ディジタル
プリミティブからの論理シミュレーション用データとを
作成しくステップ１０６）、それらを別々にデータベー
スに格納する（ステップ１０７ 、１０８ ’）。
最後に、上記の回路シミュレーション用データに基づい
て回路シミュレータ１０９によるシミュレーションか行
なわれ、また上記の論理シミュレーション用データに基
づいて論理シミュレータ１１０によるシミュレーション
か行なわれる。
て回路シミュレータ１０９によるシミュレーションか行
なわれ、また上記の論理シミュレーション用データに基
づいて論理シミュレータ１１０によるシミュレーション
か行なわれる。
このように、本実施例によれば、回路登録時の記述をア
ナログ回路部とディジタル回路部とを混在して記述でき
、その結果レイアウト後の配線容量なとのバックアノテ
ーションか可能となる。
ナログ回路部とディジタル回路部とを混在して記述でき
、その結果レイアウト後の配線容量なとのバックアノテ
ーションか可能となる。
上述の如く、本発明によれば、１つのアナログ／ディジ
タル混載ＬＳＩのレイアウト用回路を統一された記述方
式て記述して回路登録かできるため、レイアウト後の配
線容量等のバックアノテーションかできる等の特長を有
するものである。
タル混載ＬＳＩのレイアウト用回路を統一された記述方
式て記述して回路登録かできるため、レイアウト後の配
線容量等のバックアノテーションかできる等の特長を有
するものである。
第１図は本発明の一実施例の流れ図、
第２図は従来の一例の説明図、
第３図はレイアウト用回路の一例の回路図、第４図は従
来の論理シミュレーション記述回路の一例の回路図、 第５図は従来の回路シミュレーション記述回路の一例の
回路図である。 図において、 １０１はＡ／Ｄ混在記述回路の登録処理ステップ、１０
２はユーザー階層展開処理ステップ、１０５はセルの展
開処理ステップ、 １０６はアナログ・ディジタル分離処理ステップ、１０
９は回路シミュレータ、 １１０は論理シミュレータ を示す。 特許出願人 富 士 通 株式会社 椅刈引９−膚３注オＮの廖己セ１固 第１図 （Ａ） （Ｂ） 従来／） −ＡＰｌ ノＩ！１Ｊｔｉ’ＥＪ第 図 レイアウト［１￥でしの一セ１つト１岡＆ｆｆｉ第３図 第 図
来の論理シミュレーション記述回路の一例の回路図、 第５図は従来の回路シミュレーション記述回路の一例の
回路図である。 図において、 １０１はＡ／Ｄ混在記述回路の登録処理ステップ、１０
２はユーザー階層展開処理ステップ、１０５はセルの展
開処理ステップ、 １０６はアナログ・ディジタル分離処理ステップ、１０
９は回路シミュレータ、 １１０は論理シミュレータ を示す。 特許出願人 富 士 通 株式会社 椅刈引９−膚３注オＮの廖己セ１固 第１図 （Ａ） （Ｂ） 従来／） −ＡＰｌ ノＩ！１Ｊｔｉ’ＥＪ第 図 レイアウト［１￥でしの一セ１つト１岡＆ｆｆｉ第３図 第 図
Claims (2)
- （１）１つのチップ上にアナログ回路部とディジタル回
路部の双方の部分を有するアナログ／ディジタル混載集
積回路の設計検証のため、該アナログ回路部について回
路シミュレーションを行ない、該ディジタル回路部につ
いて論理シミュレーションを行なうシミュレーション方
法において、セル内が回路シミュレーション用のプリミ
ティブで記述され、かつ、レイアウトプログラムでレイ
アウト可能なアナログセルで記述された前記アナログ回
路部が、前記ディジタル回路部と混在して記述された回
路を登録し（１０１）、 アナログプリミティブとディジタルプリミティブとを混
在して階層及びセルの展開後（１０２〜１０５）、アナ
ログ・ディジタル分離プログラムにより回路シミュレー
ション用データと論理シミュレーション用データとに分
離して夫々シミュレーションを行なう（１０６〜１１０
）ことを特徴とするアナログ／ディジタル混載集積回路
のシミュレーション方法。 - （２）前記レイアウトプログラムはスタンダードセル方
式レイアウトプログラムであることを特徴とする請求項
１記載のアナログ／ディジタル混載集積回路のシミュレ
ーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183789A JPH0471072A (ja) | 1990-07-11 | 1990-07-11 | アナログ／ディジタル混載集積回路のシミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183789A JPH0471072A (ja) | 1990-07-11 | 1990-07-11 | アナログ／ディジタル混載集積回路のシミュレーション方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0471072A true JPH0471072A (ja) | 1992-03-05 |
Family
ID=16141960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183789A Pending JPH0471072A (ja) | 1990-07-11 | 1990-07-11 | アナログ／ディジタル混載集積回路のシミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0471072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176282A (ja) * | 1983-03-24 | 1984-10-05 | ビーチヤム・グループ・ピーエルシー | 薬理活性を有する化合物の異性体、その製法及びそれを含む製薬組成物 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01292482A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | ディジタル／アナログ混在回路シミュレーション方式 |
-
1990
- 1990-07-11 JP JP2183789A patent/JPH0471072A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01292482A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | ディジタル／アナログ混在回路シミュレーション方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176282A (ja) * | 1983-03-24 | 1984-10-05 | ビーチヤム・グループ・ピーエルシー | 薬理活性を有する化合物の異性体、その製法及びそれを含む製薬組成物 |
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