[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH0465874A - Solid-state image sensing device - Google Patents

Solid-state image sensing device

Info

Publication number
JPH0465874A
JPH0465874A JP2178655A JP17865590A JPH0465874A JP H0465874 A JPH0465874 A JP H0465874A JP 2178655 A JP2178655 A JP 2178655A JP 17865590 A JP17865590 A JP 17865590A JP H0465874 A JPH0465874 A JP H0465874A
Authority
JP
Japan
Prior art keywords
signal
charge transfer
transfer path
gate
charge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2178655A
Other languages
Japanese (ja)
Inventor
Hiroshi Tanigawa
浩 谷川
Hideki Muto
秀樹 武藤
Tetsuo Toma
哲夫 笘
Kazuhiro Kawajiri
和廣 川尻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Holdings Corp
Original Assignee
Fuji Photo Film Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Photo Film Co Ltd filed Critical Fuji Photo Film Co Ltd
Priority to JP2178655A priority Critical patent/JPH0465874A/en
Publication of JPH0465874A publication Critical patent/JPH0465874A/en
Priority to US08/169,769 priority patent/US5410349A/en
Priority to US08/372,667 priority patent/US5705837A/en
Priority to US08/971,292 priority patent/US5894143A/en
Pending legal-status Critical Current

Links

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

PURPOSE:To realize a vertical overflow drain and electronic shutter function, by forming driving circuits in well layers buried in a semiconductor substrate, so as to be independent of a well layer or in a unified body with well layers, and using a transistor having a single MOS structure. CONSTITUTION:In the surface side of an n-type semiconductor substrate 13, the following are buried; a p-well layer 14 for forming a photo detecting region 7, a p-well layer 15 for forming a first driving circuit 10, and a p-well layer 16 for forming a second and a third driving circuits 11, 12. Each tip part of odd number gate electrodes G11, G31, G12, G32, G13, G33,< is connected with the signal line of a signal VL, via NMOS transistors M11, M31, M12, M32, M13, M33,.... Each tip part of even number gate electrode G21, G41, G22, G42, G23, G43,... is connected with the signal line of a driving signal phiH via NMOS transistors M21, M41, M22, M42, M23, M43,.... A driving signal phiG is supplied to the gate contacts of these transistors.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電荷結合型固体撮像装置(COD)に関し、
特に、縦型イーバーフロードレイン構造を有する電荷結
合型固体撮像装置に関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a charge-coupled solid-state imaging device (COD).
In particular, the present invention relates to a charge-coupled solid-state imaging device having a vertical eberflow drain structure.

〔従来の技術〕[Conventional technology]

従来、電荷結合型固体撮像装置として、アコーデオン転
送方式による走査読出しを適用したフレーム転送型の固
体撮像装置(FT−COD)が知られティる( PHI
LIPS TECHNICAL REVIEW VOL
、43゜No、1/2.1986.  The acc
ordion imager、 a newsolid
−state image 5ensor、 A、J、
P、Theuwissenand C,H,L、Wei
jtens )。
Conventionally, as a charge-coupled solid-state imaging device, a frame transfer solid-state imaging device (FT-COD), which applies scanning readout using an accordion transfer method, is known (PHI).
LIPS TECHNICAL REVIEW VOL
, 43°No, 1/2.1986. The acc.
ordion imager, a new solid
-state image 5ensor, A, J,
P, Theuwissenand C, H, L, Wei
jtens).

この固体撮像装置の概略を第14図〜第19図と共に説
明すると、まず、全体構成は、第14図に示すように、
光電変換機能と電荷転送機能とを有するm本の垂直転送
路L1〜L、から成る受光部Aと、これらの垂直転送路
り、〜L、、、に連設され且つ表面に遮光膜が積層され
た電荷転送路から成る蓄積部Bと、蓄積部Bの各電荷転
送路の終端に接続すると共に表面が遮光膜で覆われた水
平電荷転送路Cを具備している。
The outline of this solid-state imaging device will be explained with reference to FIGS. 14 to 19. First, the overall configuration is as shown in FIG. 14.
A light-receiving section A consisting of m vertical transfer paths L1 to L, each having a photoelectric conversion function and a charge transfer function, and a light-shielding film that is connected to these vertical transfer paths L1 to L and is laminated on the surface thereof. The horizontal charge transfer path C is connected to the terminal end of each charge transfer path of the storage portion B and whose surface is covered with a light-shielding film.

垂直電荷転送路L1〜L、の上面には、各画素毎に1本
ずつの転送ゲート電極が対応するようにして、電荷転送
方向Yに沿って並設され、これらのゲート電極にアコー
デオン転送方式に準じた所定タイミングのゲート信号を
印加することによって、露光時には画素に相当するポテ
ンシャル井戸とポテンシャル障壁を垂直転送路L1〜L
、に発生させ、転送時にはポテンシャル井戸とポテンシ
ャル障壁を所定タイミングで変化させることにより、Y
方向に電荷転送する。
On the upper surface of the vertical charge transfer paths L1 to L, transfer gate electrodes are arranged in parallel along the charge transfer direction Y, one for each pixel, and an accordion transfer method is applied to these gate electrodes. By applying a gate signal at a predetermined timing according to
, and by changing the potential well and potential barrier at predetermined timing during transfer, Y
Charge is transferred in the direction.

図中の符号りで示すシフトレジスタが、スタートパルス
IMを2相のりOツク信号φ1 φ、に同期して転送動
作することにより、上記のゲート信号を発生させる。
The shift register indicated by the reference numeral in the figure generates the above gate signal by transferring the start pulse IM in synchronization with the two-phase cross-over signal φ1 φ.

又、蓄積部Bの電荷転送路も同様のゲート電極が設けら
れ、シフトレジスタEが2相のクロック信号φ、  φ
、に同期してスタートパルスSTを転送動作することに
より形成したゲート信号により、Yの方向に電荷転送す
る。
Further, the charge transfer path of the storage section B is also provided with a similar gate electrode, and the shift register E receives two-phase clock signals φ and φ.
Charges are transferred in the Y direction by a gate signal formed by transferring a start pulse ST in synchronization with .

そして、受光部Aで発生した画素信号を、垂直電荷転送
路り、〜L。及び蓄積部Bの電荷転送路が同期をとりな
がら蓄積部Bまで転送して一旦保持した後、蓄積部Bの
画素信号を一行ずつ水平電荷転送路Cへ転送し、転送さ
れる毎に水平電荷転送路CがシフトレジスタFからのゲ
ート信号に同期して水平電荷転送することにより、全画
素信号を読み出す。
Then, the pixel signal generated in the light receiving section A is transferred to the vertical charge transfer path, ~L. After the charge transfer path of the storage section B is synchronized and transferred to the storage section B and temporarily held, the pixel signals of the storage section B are transferred row by row to the horizontal charge transfer path C, and the horizontal charge is transferred each time it is transferred. The transfer path C performs horizontal charge transfer in synchronization with the gate signal from the shift register F, thereby reading out all pixel signals.

更に、この走査読出しのための各信号のタイミングを第
15図に示す。同図(a)図示するように、各スタート
パルスIMとSTを所定のタイミンクでシフトレジスタ
DとEに供給し、2相のクロック信号φ1 φ2に同期
してこれらを転送すると、同図(b)に示すように、受
光領域Aの垂直電荷転送路り、〜L、の各ゲート電極に
シフトレジスタDの各ビ・ント出力接点からのゲート信
号A、B、C,,D、、−−−が順番に供給され、同様
に、同図(c)に示すように、蓄積部Bの電荷転送路の
ゲート電極にシフトレジスタEの各ビット圧接点点から
のゲート信号A、、B、C,DSが順番に供給される。
Furthermore, the timing of each signal for this scanning readout is shown in FIG. As shown in figure (a), each start pulse IM and ST is supplied to shift registers D and E at a predetermined timing, and these are transferred in synchronization with two-phase clock signals φ1 and φ2. ), gate signals A, B, C,, D, . - are sequentially supplied to the gate electrode of the charge transfer path of the storage section B as shown in FIG. DS is supplied in order.

尚、説明の都合上、夫々8本のゲート電極に対応するゲ
ート信号だけを示す。
For convenience of explanation, only gate signals corresponding to eight gate electrodes are shown.

これらのゲート信号A、、B、、C,,DA、、B、、
C,、D、−の電圧変化によると、第16図に示すよう
に、受光部Aと蓄積部Bの各ゲート電極(偶数番目のゲ
ートwl極をEv、奇数番目のゲート電極をOdで示す
)下の転送路に、水平電荷転送路C側の画素信号q、か
ら順番に転送するようにポテンシャル井戸及びポテンシ
ャル障壁が変化する。
These gate signals A,,B,,C,,DA,,B,,
According to the voltage changes of C, D, -, as shown in FIG. ) The potential wells and potential barriers change so that the pixel signal q on the horizontal charge transfer path C side is sequentially transferred to the lower transfer path.

したがって、ある垂直電荷転送路及びそれに接続する蓄
積部Bの電荷転送路の電荷転送を代表して示せば、第1
7図のようになる。即ち、ある時点t、で露光を行うも
のとすると、受光領域Aの垂直電荷転送路にはゲート電
極の配列に従ってポテンシャル井戸(図中の■印の部分
)とポテンシャル障壁(図中の四日の部分)が交互に発
生し、ポテンシャル井戸を各画素として画素信号q。
Therefore, to represent the charge transfer of a certain vertical charge transfer path and the charge transfer path of the storage section B connected thereto, the first
It will look like Figure 7. That is, assuming that exposure is performed at a certain time t, the vertical charge transfer path in the light-receiving area A has a potential well (the part marked with ■ in the figure) and a potential barrier (the part marked with ■ in the figure) and a potential barrier (the part marked with portion) are generated alternately, and the potential well is used as each pixel to generate the pixel signal q.

qb、  q−、Qa”−・が発生する。そして、これ
らの画素信号は、最も蓄積部日に近い側の画素信号q、
から順番に蓄積部Bへ転送されていく。この転送時のポ
テンシャル井戸とポテンシャル障壁の発生の様子が、楽
器のアコーデオンの蛇腹部を次第に拡げてから再び閉じ
ていくときの様子に類似していることからアコーデオン
転送方式き呼ばれている。
qb, q-, Qa''- are generated.These pixel signals are the pixel signals q, q, and Qa'' on the side closest to the storage unit.
The data are sequentially transferred to the storage unit B. It is called the accordion transfer method because the way the potential wells and potential barriers are generated during this transfer is similar to the way the bellows of an accordion, a musical instrument, gradually expands and then closes again.

そして、蓄積部日に全画素信号を一旦保持してから、同
様にアコーデオン転送を行いつつ水平電荷転送路Cを介
して画素信号を時系列的に読み圧すことができる。
After all pixel signals are temporarily held in the storage section, the pixel signals can be read in time series via the horizontal charge transfer path C while similarly performing accordion transfer.

この走査読出し方式の電荷結合型固体撮像装置は、転送
ゲーht極数が少なくて済むという効果があり、高密度
化に優れている。
This scanning readout type charge-coupled solid-state imaging device has the advantage that the number of transfer gate poles is small, and is excellent in high density.

尚、この電荷結合型固体撮像装置は、シフトレジスタ等
の回路をCMOS構造のトランジスタで形成し、これら
の・回路と受光部Aと蓄積部B及び水平電荷転送路Cが
半導体基板中に一体形成されている。
In addition, in this charge-coupled solid-state imaging device, circuits such as a shift register are formed using transistors of a CMOS structure, and these circuits, a light receiving section A, an accumulation section B, and a horizontal charge transfer path C are integrally formed in a semiconductor substrate. has been done.

即ち、シフトレジスタは第18図に示す回路から成り、
半導体基板中の縦断面構造は第19図に示すようになっ
ている。まず、第18図において、シフトレジスタは電
源電圧V ccとVo。(V cc > V o。
That is, the shift register consists of the circuit shown in FIG.
The vertical cross-sectional structure of the semiconductor substrate is as shown in FIG. First, in FIG. 18, the shift register has power supply voltages Vcc and Vo. (Vcc > Vo.

の関係にある)の間に回路構成され、各ビットは、電圧
V cc側に接続するnチャンネルMOSトランジスタ
と、電圧V。。側に接続するnチャンネルMOSトラン
ジスタが相補(コンプリメンタリ)の関係で接続する反
転回路からなり、これらの入呂力接点間にクロック信号
φ、とφ2によって導通・非導通に切換わるMOSトラ
ンジスタが接続している。尚、図中の容量素子εは、線
間容量等を適用して形成されている。そして、スタート
パルス信号IM(又はST)を初段ビットに入力すると
、クロック信号φ1とφ2に同期して転送動作を行い、
クロック信号φ1とφ、に同期したゲート信号が夫々の
ビット出力接点に発生する。
Each bit has an n-channel MOS transistor connected to the voltage Vcc side and a voltage Vcc side. . It consists of an inverting circuit in which n-channel MOS transistors connected to the side are connected in a complementary relationship, and a MOS transistor that is switched between conduction and non-conduction by clock signals φ and φ2 is connected between these input contacts. ing. Note that the capacitive element ε in the figure is formed by applying line capacitance or the like. Then, when a start pulse signal IM (or ST) is input to the first stage bit, a transfer operation is performed in synchronization with clock signals φ1 and φ2,
Gating signals synchronized with clock signals φ1 and φ are generated at the respective bit output contacts.

又、シフトレジスタと電荷転送路を同一の半導体チップ
に一体形成した構造は第19図のようにである。即ち、
第19図において、p形の半導体基板の受光部となる領
域にn形不純物層を複数個形成して垂直電荷転送路り、
〜L、とじ、更に垂直電荷転送路り、〜L、の上面にゲ
ート酸化膜(図示せず)を介してゲート電極が積層され
る。
Further, a structure in which a shift register and a charge transfer path are integrally formed on the same semiconductor chip is shown in FIG. That is,
In FIG. 19, a plurality of n-type impurity layers are formed in a region of a p-type semiconductor substrate that will become a light-receiving portion, and a vertical charge transfer path is formed.
.about.L, and further a gate electrode is laminated on the upper surface of the vertical charge transfer path and .about.L via a gate oxide film (not shown).

一方、シフトレジスタ等の回路が形成される駆動領域に
は、nウェル眉が埋設され、このnウェル層内に一対の
p°形不純物層を形成すると共に、ゲート酸化膜層(図
示せず)を介してゲート電極η、を積層することにより
pチャネルMOSトランジスタが形成され、又、半導体
基板(p−Sub)内にn゛形不純物層を埋設すると共
に、表面部にゲート電極η。を形成する゛ことでnチャ
ンネルMOSトランジスタを構成し、これらのゲート電
極η。とη。、所定のノード間を接続することによって
CMOSの反転回路(第18図参照)を形成している。
On the other hand, an n-well layer is buried in the driving region where a circuit such as a shift register is formed, and a pair of p° type impurity layers are formed in this n-well layer, and a gate oxide film layer (not shown) is formed in the n-well layer. A p-channel MOS transistor is formed by stacking a gate electrode η through the semiconductor substrate (p-Sub), and an n-type impurity layer is buried in the semiconductor substrate (p-Sub), and the gate electrode η is formed on the surface portion. An n-channel MOS transistor is formed by forming these gate electrodes η. and η. , a CMOS inverter circuit (see FIG. 18) is formed by connecting predetermined nodes.

そして、このような電荷結合型固体撮像装置では、電源
電圧V ccを約10ボルト、電源電圧v0゜をOボル
トに設定して、ゲート電極のゲート信号電圧も0〜10
ボルトの範囲内で変化する。
In such a charge-coupled solid-state imaging device, the power supply voltage Vcc is set to approximately 10 volts, the power supply voltage v0° is set to O volts, and the gate signal voltage of the gate electrode is also set to 0 to 10 volts.
Varies within the range of bolts.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、この電荷結合型固体撮像装置は、上述し
たように、電荷転送を制御するだめのシフトレジスタ等
の周辺回路をCMOS構造のトランジスタ等の素子で構
成しているので、より優れた機能例えば、不要電荷を半
導体基板側へ廃棄するための所謂縦型オーバーフロード
レインやこの電荷結合型固体撮像装置自身に電子的なシ
ャッター機能を持たぜることは、構造上及び耐圧の点で
実現できなかった。
However, as mentioned above, in this charge-coupled solid-state imaging device, peripheral circuits such as shift registers for controlling charge transfer are configured with elements such as CMOS transistors, and therefore, superior functions such as It has not been possible to provide a so-called vertical overflow drain for discarding unnecessary charges to the semiconductor substrate side, or to provide an electronic shutter function to the charge-coupled solid-state imaging device itself due to structural and breakdown voltage issues.

まず、構造上の点では、上記従来例は垂直電荷転送路に
画素としての機構を持たせたフレーム転送方式の撮像装
置であるので、電子シャター機能を持たせようとすると
、スメア成分の増加を招来することから実現性がない。
First, in terms of structure, the above conventional example is a frame transfer type imaging device in which the vertical charge transfer path has a pixel mechanism, so if you try to add an electronic shutter function, it will cause an increase in smear components. It is not practical because it involves inviting people.

一方、耐圧の点では、縦型オーバーフロードレインの機
能を備えようとすると、半導体基板に例えば15〜25
ボルトの高電圧を印加することとなり、CMOSトラン
ジスタのノードに対応する不純物領域が破壊したり、ゲ
ート酸化膜層が絶縁破壊に到ったりする。
On the other hand, in terms of withstand voltage, when attempting to provide the function of a vertical overflow drain, it is necessary to
As a high voltage of volts is applied, the impurity region corresponding to the node of the CMOS transistor may be destroyed, or the gate oxide film layer may undergo dielectric breakdown.

又、電子シャッターの機能を実現しようとすれば、縦型
オーバーフロードレインの場合より更に高電圧を半導体
基板に印加する必要があるので、耐圧の点で当然に実現
不能である。
Furthermore, if an attempt is made to realize the function of an electronic shutter, it is necessary to apply a higher voltage to the semiconductor substrate than in the case of a vertical overflow drain, which is naturally impossible in terms of withstand voltage.

更に、これらの問罪を、第20図に示す実際の構造と対
比して説明する。まず、電子シャッター機能を持たせる
ためにインターライン転送方式の構成にする必要がある
。即ち、受光部は、画素に相当する複数のフォトダイオ
ードをマトリクス状に配列形成し、これらのフォトダイ
オードに隣接して垂直電荷転送路を形成し、これらのフ
ォトダイオードに発生した画素信号をトランスファゲー
トを介して垂直電荷転送路へ移した後に垂直電荷転送路
による電荷伝送により、画素信号を読み出す構成となる
Furthermore, these problems will be explained in comparison with the actual structure shown in FIG. First, in order to provide an electronic shutter function, it is necessary to configure an interline transfer method. That is, the light receiving section has a plurality of photodiodes corresponding to pixels arranged in a matrix, a vertical charge transfer path is formed adjacent to these photodiodes, and pixel signals generated in these photodiodes are transferred to a transfer gate. After the pixel signal is transferred to the vertical charge transfer path via the vertical charge transfer path, the pixel signal is read out by the charge transmission through the vertical charge transfer path.

したがって、受光領域及び垂直電荷転送路のゲート電極
を駆動するためのシフトレジスタの縦断面構造は第20
図に示すようになる。
Therefore, the vertical cross-sectional structure of the shift register for driving the gate electrodes of the light receiving region and the vertical charge transfer path is 20.
The result will be as shown in the figure.

まず、受光領域には、n形半導体基板(n−Sub、)
内に埋設したpウェル層中に、複数のn+形不純物層を
マトリクス状に配列形成することでフォトダイオードを
形成し、それらのn+形不純物層に隣接して垂直電荷転
送路L1〜L、となるn形純物層を形成し、更に、これ
らの周囲に高濃度のp形不純物を埋設してチャンネルス
トッパとする。更に、ゲート電極を積層する。
First, in the light receiving area, an n-type semiconductor substrate (n-Sub) is used.
A photodiode is formed by arranging a plurality of n+ type impurity layers in a matrix in the p-well layer buried in the p-well layer, and vertical charge transfer paths L1 to L are formed adjacent to the n+ type impurity layers. An n-type impurity layer is formed, and a highly concentrated p-type impurity is buried around these layers to form a channel stopper. Furthermore, a gate electrode is laminated.

一方、駆動領域には、pウェル層を埋設し、このpウェ
ル層内に一対のn°形不純物層を形成すると共に、ゲー
ト酸化膜層(図示せず)を介してゲート電極η。を積層
することによりnチャネルMOSトランジスタを形成し
、又、半導体基板(n−Sub)内にp+形不純物層を
埋設すると共に、表面部にゲート電極η、を形成してp
チャンネルMOSトランジスタを構成し、これらノケー
ト電極η9とη。、所定のノード間を接続することによ
って第18図に示すようなシフトレジスタのためのCM
OS反転回路を形成する。
On the other hand, a p-well layer is buried in the drive region, a pair of n° type impurity layers are formed in the p-well layer, and a gate electrode η is formed through a gate oxide film layer (not shown). An n-channel MOS transistor is formed by stacking the MOS transistors, and a p+ type impurity layer is buried in the semiconductor substrate (n-Sub), and a gate electrode η is formed on the surface of the p+ type impurity layer.
These node electrodes η9 and η constitute a channel MOS transistor. , a CM for a shift register as shown in FIG. 18 by connecting predetermined nodes.
Form an OS inversion circuit.

そして、所謂縦型オーバーフロードレインの構造にする
必要上、半導体基板に15〜25ボルトの電圧を印加し
ておき、電子シャッター機能を併せて持たせるためには
、フォトダイオードに発生する電荷を半導体基板側へ廃
棄する受光領域のpウェル層にシャ・ンター電圧SSを
印加したときに、フォトダイオードと基板間にnpnト
ランジスタ構造が発生するようにして、電荷が基板側へ
流れるようにする。
Since it is necessary to create a so-called vertical overflow drain structure, a voltage of 15 to 25 volts is applied to the semiconductor substrate, and in order to have an electronic shutter function, the charge generated in the photodiode must be transferred to the semiconductor substrate. When a shunter voltage SS is applied to the p-well layer of the light-receiving region to be discarded to the side, an npn transistor structure is generated between the photodiode and the substrate, so that charges flow to the substrate side.

更に、露光によってフォトダイオードに発生した画素信
号を垂直電荷転送路へ転送するためには、トランスファ
ゲートに12ボルト程度の高電圧を印加することとなる
。又、垂直電荷転送路に通常の電荷転送動作を行わせる
ためには、ポテンシャル井戸を発生させるためのOボル
トのゲート信号と、ポテンシャル障壁を発生さぜるため
の−8ボルト程度のゲート信号をCMOSのシフトレジ
スタからゲート電極へ供給するように各信号の電圧を設
定することとなる。即ち、第20図において、基板電圧
V、は15〜25ボルト電源電圧■。Cは0ボルト、電
圧VLは一8ボルトに設定される。
Furthermore, in order to transfer the pixel signal generated in the photodiode by exposure to the vertical charge transfer path, a high voltage of about 12 volts must be applied to the transfer gate. In addition, in order to cause the vertical charge transfer path to perform normal charge transfer operation, a gate signal of O volts to generate a potential well and a gate signal of about -8 volts to generate a potential barrier are required. The voltage of each signal is set so as to be supplied from the CMOS shift register to the gate electrode. That is, in FIG. 20, the substrate voltage V is a power supply voltage of 15 to 25 volts. C is set to 0 volts, and voltage VL is set to 18 volts.

このようなCMOS構造を有し、更に上述の電圧関係に
設定すると、ゲートを極のゲート信号電圧は一8〜12
ボルトの範囲で変化することとなり、駆動領域中のCM
OSのnチャネルMOSトランジスタのゲート電極η、
下のゲート酸化膜層やp+不純物層とn−3ubとの接
合間に23〜33ボルトの高電圧がかかる場合があり、
許容耐圧を大幅に超えるので、破損を招く。
If a CMOS structure like this is used and the voltage relationship described above is set, the gate signal voltage at the gate pole will be 18 to 12
The CM in the drive area will vary in the range of volts.
Gate electrode η of the n-channel MOS transistor of the OS,
A high voltage of 23 to 33 volts may be applied between the junction between the lower gate oxide film layer or p+ impurity layer and n-3ub,
This greatly exceeds the allowable withstand pressure, leading to damage.

本発明はこのような課題に鑑みて成されたものであり、
縦型オーバーフロードレイン構造を備えることでフォト
ダイオードの超過電荷を基板側へ廃棄してブルーミング
等の発生を無くし、又、基板側へ電荷を廃棄することに
よって実現する基板抜き電子シャッターを設けることを
可能にし、インターライン型の電荷結合型固体撮像装置
で且つノンインターレースのフルフレーム走査読出しを
行うこうとができることで、静止画撮像に好適なフルフ
レーム走査読出し型の電荷結合型固体撮像装置を提供す
ることを目的とする。
The present invention has been made in view of such problems,
Equipped with a vertical overflow drain structure, the excess charge of the photodiode is discarded to the substrate side, eliminating the occurrence of blooming, etc. Also, by discarding the charge to the substrate side, it is possible to provide a substrate-excluding electronic shutter. To provide a charge-coupled solid-state imaging device of a full-frame scanning readout type suitable for still image imaging by being an interline charge-coupled solid-state imaging device and capable of performing non-interlaced full-frame scanning readout. The purpose is to

〔課題を解決するための手段〕[Means to solve the problem]

このような目的を達成するために本発明は、受光領域の
不要電荷を半導体基板側へ廃棄する縦型イーバーフロー
ドレイン構造を有する電荷結合型固体撮像装置において
、前記半導体基板中に埋設したウェル層に電荷転送路を
形成し、上記電荷転送路を駆動するだめの信号を発生す
る駆動回路を、前記半導体基板内に該ウェル層と別個又
は一体に埋設したウェル層中に形成すると共に、単一M
O8構造を有するトランジスタを用いて構成することと
した。
In order to achieve such an object, the present invention provides a charge-coupled solid-state imaging device having a vertical Eberflow drain structure that discards unnecessary charges in a light-receiving region to the semiconductor substrate side. A charge transfer path is formed in the layer, and a drive circuit for generating a signal for driving the charge transfer path is formed in a well layer buried separately or integrally with the well layer in the semiconductor substrate; 1M
It was decided to use a transistor having an O8 structure.

〔イ乍用〕[For use]

このような構造を有する本発明の固体撮像装置によれば
、半導体基板とウェル層は比較的不純物濃度が低いので
高耐圧化がなされる。そして、この耐圧は縦型オーバー
フロードレインの機能を実現るための高電圧に耐え得る
し、又、電子シャッター動作をさせる際の高印加電圧に
も耐える構造である。
According to the solid-state imaging device of the present invention having such a structure, the semiconductor substrate and the well layer have a relatively low impurity concentration, so that a high breakdown voltage can be achieved. This breakdown voltage can withstand the high voltage required to realize the function of a vertical overflow drain, and the structure also withstands the high voltage applied when operating the electronic shutter.

〔実施例〕〔Example〕

以下、本発明による電荷結合型固体撮像装置の一実施例
を図面と共に説明する。尚、静止画を撮像するための電
子スチルカメラに適用した場合を説明する。
Hereinafter, one embodiment of a charge-coupled solid-state imaging device according to the present invention will be described with reference to the drawings. A case will be described in which the present invention is applied to an electronic still camera for capturing still images.

まず、電子スチルカメラの全体構造を第1図と共に説明
すると、第1図において、1は撮像レンズ等から成る撮
像光学系、2は機械式の絞り機構、3は本発明を適用し
た電荷結合型固体撮像装置であり、夫々が撮像光学系1
の光軸に合わせて順番に配列されると共に、被写体光学
像を電荷結合型固体撮像装置3の受光領域に入射する構
成となっている。
First, the overall structure of an electronic still camera will be explained with reference to Fig. 1. In Fig. 1, 1 is an imaging optical system consisting of an imaging lens, 2 is a mechanical diaphragm mechanism, and 3 is a charge-coupled type to which the present invention is applied. Each solid-state imaging device has an imaging optical system 1.
They are arranged in order along the optical axis of the image pickup device 3, and are configured to make an optical image of the object incident on the light receiving area of the charge-coupled solid-state imaging device 3.

更に、4は信号処理回路、5は記録機構であり、電荷結
合型固体撮像装置3から出力される画素信号を信号処理
回路4で色分離やT補正や白バランス調整等を行うと共
に輝度信号と色差信号を形成し、記録機構5においてこ
れらの輝度信号と色差信号に対して記録可能な変調処理
を行ってから磁気記録媒体等に記録する。
Further, 4 is a signal processing circuit, and 5 is a recording mechanism. The signal processing circuit 4 performs color separation, T correction, white balance adjustment, etc. on the pixel signal output from the charge-coupled solid-state imaging device 3, and also converts it into a luminance signal. Color difference signals are formed, and the recording mechanism 5 performs recordable modulation processing on these luminance signals and color difference signals, and then records them on a magnetic recording medium or the like.

そして、同期制御回路6が、絞り機構2、電荷結合型固
体撮像装置3の読出しタイミング、信号処理回路4及び
記録機構5の動作を同期制御することにより、撮像から
記録までの一連の動作を処理する。
The synchronous control circuit 6 processes a series of operations from imaging to recording by synchronously controlling the aperture mechanism 2, the readout timing of the charge-coupled solid-state imaging device 3, and the operation of the signal processing circuit 4 and recording mechanism 5. do.

電荷結合型固体撮像装置3は第2図に示す構成となって
いる。
The charge-coupled solid-state imaging device 3 has a configuration shown in FIG.

即ち、被写体光学像を受光するための受光領域7は、行
方向Y及び列方向Xに沿ってマトリクス状に配列形成さ
れる画素に相当する複数のフォトダイオード(図中、P
で示す部分)と、列方向Xに配列される各フォトダイオ
ード群に隣接して形成される垂直電荷転送路L1〜L、
、、が設けられている。
That is, the light receiving area 7 for receiving the optical image of the subject includes a plurality of photodiodes (in the figure, P
), vertical charge transfer paths L1 to L formed adjacent to each photodiode group arranged in the column direction X,
,, are provided.

これらの垂直電荷転送路L1〜L、の夫々の終端部に水
平電荷転送路8が形成され、水平電荷転送路8の終端部
に出力アンプ9が形成されている。
A horizontal charge transfer path 8 is formed at the end of each of these vertical charge transfer paths L1 to L, and an output amplifier 9 is formed at the end of the horizontal charge transfer path 8.

更に、垂直電荷転送路L1〜L、、、には、後述するよ
うに所定配置のゲート電柵が設けられ、更にそれらの上
面には光の入射を阻止するための遮光層が積層されてい
る。
Furthermore, the vertical charge transfer paths L1 to L, . .

これらのゲート電極には、垂直電荷転送路L〜し、に所
定タイミングに同期して電荷転送動作を行わせるだめの
信号が第1.第2.第3の駆動回路10,11.12か
ら供給される。尚、夫々の駆動回路10,11.12に
供給されるタイミング信号φH,VL  φ6 φps
、Vs  φφ2  φ、 φ4とスタートパルス信号
は同期制御回路6が発生する。
These gate electrodes are connected to the first . Second. It is supplied from the third drive circuit 10, 11.12. Incidentally, the timing signals φH, VL φ6 φps supplied to the respective drive circuits 10, 11, and 12
, Vs φφ2 φ, φ4 and the start pulse signal are generated by the synchronous control circuit 6.

又、水平電荷転送路8は、垂直電荷転送路L〜し、から
転送されてくる信号電荷を受信し、更に出力アンプ8側
へ水平転送するためのゲート電極が設けられており、こ
れらの動作を行うためにゲート電極に印加するゲート信
号α1 α2 α、。
Further, the horizontal charge transfer path 8 is provided with a gate electrode for receiving the signal charge transferred from the vertical charge transfer path L and then horizontally transferring it to the output amplifier 8 side. Gate signals α1 α2 α, applied to the gate electrodes to perform the following.

α4が同期制御回路6から供給される。α4 is supplied from the synchronous control circuit 6.

次に、受光領域7の構造及びそれに接続する駆動回路1
0,11.12の回路構成を第3図〜第6図と共に詳述
する。尚、第3図は第3の駆動回路12の回路図であり
、第4図は受光領域7の要部の構造を受光面側から見た
場合、第5図は第4図中のx−X線矢視縦断面図、第6
図は第4図のy−y線矢視縦断面図である。
Next, we will discuss the structure of the light receiving area 7 and the drive circuit 1 connected thereto.
0, 11.12 will be described in detail with reference to FIGS. 3 to 6. 3 is a circuit diagram of the third drive circuit 12, FIG. 4 is a circuit diagram of the main part of the light-receiving area 7 when viewed from the light-receiving surface side, and FIG. X-ray longitudinal cross-sectional view, No. 6
The figure is a longitudinal sectional view taken along the line y--y in FIG. 4.

まず、第3図に基づいて、第3の駆動回路12の回路構
成を説明する。駆動回路12は、スタートパルス信号φ
、を位相のずれた2相のクロック信号φ、きφ8に同期
して転送することにより、下位ビット出力から上位ビッ
ト出力へ順次に論理値“H”の駆動信号を発生させるシ
フトレジスタである。即ち、最初に駆動信号s1だけが
“H”レベル、他の上位ビット出力は全て“L”レベル
となり、次の周期では下位2ビツトの駆動信号S1とS
、が″H″レベルて他の上位ビット出力は全て“L”レ
ベルとなり、更に次の周期では下位3ビツトの駆動信号
S1とS、及びS、が“H″レベル他の上位ビット比力
は全て“L”レベルとなるというように、駆動信号の“
H″出カレベルが下位ビットから順次に上位ビットへ拡
がるように変化する。
First, the circuit configuration of the third drive circuit 12 will be explained based on FIG. The drive circuit 12 receives a start pulse signal φ
, in synchronization with two-phase clock signals φ and φ8 whose phases are shifted from each other, thereby sequentially generating drive signals of logic value “H” from the lower bit output to the upper bit output. That is, at first, only the drive signal s1 is at "H" level, all other upper bit outputs are at "L" level, and in the next cycle, the lower two bits of drive signals S1 and S
, is at "H" level, all other upper bit outputs are at "L" level, and in the next cycle, the lower 3 bits of drive signals S1, S, and S are at "H" level, and the other upper bits' outputs are at "H" level. The drive signal “
The H'' output level changes from the lower bits to the upper bits in order.

第3図に示すように、各ビットはセル構造を有している
ので、第1ビツト目の回路を代表して回路を説明するき
、3個のMosトランジスタUu++、LI++がソー
ス・ドレイン路を直列として電圧VLの信号線とクロッ
ク信号φ、の信号線間に接続し、トランジスタUZのゲ
ート接点にはリセット信号RSの信号線が接続する。ト
ランジスタU 11のゲート接点とドレイン接点間には
ブートストラップ用コンデンサε、1が接続し、トラン
ジスタU++のゲート接点とソース接点が共通接続する
と共に、他のMOSトランジスタu14のソース接点に
接続し、トランジスタu14のドレイン接点が電圧VL
の信号線、ゲート接点がりOツク信号φ、の信号線に夫
々接続している。
As shown in FIG. 3, each bit has a cell structure, so when explaining the circuit on behalf of the first bit, three Mos transistors Uu++ and LI++ connect the source-drain path. It is connected in series between the signal line of the voltage VL and the signal line of the clock signal φ, and the signal line of the reset signal RS is connected to the gate contact of the transistor UZ. A bootstrap capacitor ε,1 is connected between the gate contact and the drain contact of the transistor U11, the gate contact and the source contact of the transistor U++ are commonly connected, and the transistor U11 is connected to the source contact of another MOS transistor u14. The drain contact of u14 is at voltage VL
The gate contact is connected to the signal line of the OFF signal φ, respectively.

更に、MOS)ランジスタuz、u+  、uU+4て
構成される回路と同一構成の回路がMOSトランジスタ
u++ 、urt 、u2+ 、u、a及びフートスト
ラップ用コンデンサε21で形成され、トランジスタU
+2のドレイン接点(圧力点)とトランジスタLlzr
のゲート接点(入力点)が接続している。
Furthermore, a circuit having the same configuration as the circuit consisting of the MOS transistors uz, u+, uU+4 is formed by the MOS transistors u++, urt, u2+, u, a and the footstrap capacitor ε21, and the transistor U
+2 drain contact (pressure point) and transistor Llzr
The gate contact (input point) of is connected.

但し、信号φ、とφ8の接続か逆となる。However, the connections between the signals φ and φ8 are reversed.

そして、このビット入力がトランジスタul+のゲート
接点に相当し、ビット比力がトランジスタLJzrのド
レイン接点に相当する。そして、これらのビットセルの
入力と出力を従属接続するこさによりnビット出力のシ
フトレジスタを構成し、最下位ビットセルへのスタート
パルス信号φ、の入力は、クロック信号φ、に同期して
導通状態となるアナログスイッチu0゜を介して行うよ
うになっている。
This bit input corresponds to the gate contact of the transistor ul+, and the bit specific power corresponds to the drain contact of the transistor LJzr. By cascading the inputs and outputs of these bit cells, a shift register with n-bit output is constructed, and the input of the start pulse signal φ to the least significant bit cell becomes conductive in synchronization with the clock signal φ. This is done via an analog switch u0°.

次に、第4図〜第6図において、n形半導体基板13の
表面側に、受光領域7を形成するためのpウェル層14
と、第1の駆動回路10を形成するためのpウェル層1
5、及び第2.第3の駆動回路11.12を形成するた
めのpウェル層16が埋設され、これらのpウェル層1
4,15゜16内に夫々所定の回路を形成している。
Next, in FIGS. 4 to 6, a p-well layer 14 for forming a light-receiving region 7 is formed on the surface side of the n-type semiconductor substrate 13.
and a p-well layer 1 for forming the first drive circuit 10.
5, and 2nd. P well layers 16 for forming third drive circuits 11 and 12 are buried, and these p well layers 1
Predetermined circuits are formed within the 4 and 15 degrees 16, respectively.

まず、受光領域7は、pウェル層14内にn+形不純物
からなる複数の不純物層17を行方向X及び列方向Yに
沿ってマトリクス状に配列形成することにより、第2図
中のPで示すフォトダイオードが形成され、更に、列方
向Yに配列される各不純物層17に隣接してn形の不純
物層(第6図中の点線で示す部分)18を形成すること
により、第2図の垂直電荷転送路し、〜L、が形成され
ている。そして、第40のT9で示す(1カ所だけ代表
して示す)トランスファゲートとなる部分とフォトダイ
オードの部分及び垂直電荷転送路の部分を除く周囲にp
゛形の不純物層19を形成することて、チャンネルスト
ッパ領域(第4図の点線で囲む斜線部分)を形成してい
る。
First, the light-receiving region 7 is formed by arranging a plurality of impurity layers 17 made of n+ type impurities in a matrix along the row direction X and the column direction Y in the p-well layer 14. The photodiode shown in FIG. A vertical charge transfer path, ~L, is formed. Then, there is a p
By forming the impurity layer 19 in the shape of 2, a channel stopper region (the shaded area surrounded by the dotted line in FIG. 4) is formed.

尚、第4図では、第2図中のフォトダイオードPを各行
毎にP、  P、、P、、P、−−−−で示している。
In FIG. 4, the photodiodes P in FIG. 2 are indicated by P, P, , P, , P, etc. in each row.

更に、第4図において、垂直電荷転送路L1〜L、の上
面には、各行毎に配列されたフォトダイオードP、、P
、、P、、P、  −に隣接する領域に、夫々図示する
ように、2本ずつの別個のポリシリコン層から成るゲー
ト電極G l l〜04G 11〜G 41+ Gll
〜G 41. ”” ””””’ G l〜G、。
Furthermore, in FIG. 4, on the upper surface of the vertical charge transfer paths L1 to L, there are photodiodes P, , P arranged in each row.
, ,P, ,P, -, as shown in the figure, are gate electrodes Gll~04G11~G41+ Gll made of two separate polysilicon layers, respectively.
~G 41. ”” ””””' G l~G,.

が積層され、更に、ゲート電極G l 1を第1番目の
ゲート電極とすると、第4図及び第5図に示すように、
奇数番目のゲート電極G I 11 G S l+ G
 l +!G l! +  011 HG I! + 
””’  の輻W1を狭くし、偶数番目のゲート電極G
 ! l ! G 41 g G 2 t + G 4
 ! +G ! 31 G 41+−”’−”−の幅W
2を広く形成しである。
are stacked, and if the gate electrode G l 1 is the first gate electrode, as shown in FIGS. 4 and 5,
Odd numbered gate electrode G I 11 G S l+ G
l+! Gl! + 011 HG I! +
""' narrows the convergence W1, and the even-numbered gate electrode G
! l! G 41 g G 2 t + G 4
! +G! 31 G 41+-"'-"-width W
2 is formed widely.

そして、夫々のゲート電極に、後述する所定タイミング
のゲート信号φ11  φ21  φ87.φ4゜φ、
2 φ2. φ8.φ42を印加することにより、各ゲ
ート電極下の垂直電荷転送路に電荷転送のためのポテン
シャル井戸(以下、転送ピクセルという)とポテンシャ
ル障壁を発生させる。又、偶数番目のゲート電極G 1
1 g G 41 g G r ! + G J ! 
+ G ! S *G 4 ! +  ””’−−に所
定の高電圧の信号を印加すると、トランスファゲートT
9が導通状態となって、各フォトダイオードP、、Pf
、P、、P、  −と夫々に隣接する偶数番目のゲート
電極G f 11 G 4 InG2□+  G 4 
I +  G r I HG 4 S +  −・−の
下に発生する転送ピクセルが導通状態となり、フォトダ
イオードから転送ピクセルへ信号電荷をフィールドシフ
トさせることができる構造となっている。
Then, gate signals φ11, φ21, φ87, . φ4゜φ,
2 φ2. φ8. By applying φ42, potential wells (hereinafter referred to as transfer pixels) and potential barriers for charge transfer are generated in the vertical charge transfer path under each gate electrode. Moreover, the even numbered gate electrode G 1
1 g G 41 g G r! +GJ!
+G! S*G4! When a predetermined high voltage signal is applied to the transfer gate T
9 becomes conductive, and each photodiode P, , Pf
, P, , P, − and adjacent even-numbered gate electrodes G f 11 G 4 InG2□+ G 4
The structure is such that the transfer pixels generated under I + G r I HG 4 S + -.- become conductive, and the signal charge can be field-shifted from the photodiode to the transfer pixel.

更に、第4図に示すように、垂直電荷転送路L1〜L。Furthermore, as shown in FIG. 4, vertical charge transfer paths L1-L.

の終端部分に水平電荷転送路8が形成され、4相駆動刃
式又は2相駆動刃式に準じたタイミングで信号電荷を水
平方向へ転送するためのゲート電極が設けられている。
A horizontal charge transfer path 8 is formed at the terminal end of the blade, and a gate electrode is provided for horizontally transferring signal charges at a timing similar to the four-phase drive blade type or the two-phase drive blade type.

次に、第1の駆動回路10の回路構成を第4図及び第6
図と共に説明する。水平電荷転送路8に最も近いゲート
電極G Inを第1番目のゲート電極とすると、奇数番
目のゲート電極G I 11 G 311G1□T G
 、l+ G l )g G I !+   の各先端
部がNMOSトランジスタM 11 T M ! + 
、 M I I HM I I + M I I iM
 s + +  −・−を介して、信号vLの信号線に
接続し、偶数番目のゲート電極G + l 、 G 1
1 、 G !□、G 11 +G 21! G 4 
IT  −の各先端部がNMOSトランジスタM 2+
、 Mal、 Mtt、 Mtt+ Mll、 Mts
+を介して、駆動信号φ、の信号線に接続している。
Next, the circuit configuration of the first drive circuit 10 is shown in FIGS. 4 and 6.
This will be explained with figures. If the gate electrode G In closest to the horizontal charge transfer path 8 is the first gate electrode, then the odd-numbered gate electrode G I 11 G 311G1□T G
, l+ G l )g G I! Each tip of + is an NMOS transistor M 11 TM ! +
, M I I HM I I + M I I iM
s + + −・−, connected to the signal line of the signal vL, and even-numbered gate electrodes G + l, G 1
1.G! □、G 11 +G 21! G4
Each tip of IT − is an NMOS transistor M 2+
, Mal, Mtt, Mtt+ Mll, Mts
It is connected to the signal line of the drive signal φ via +.

又、これらのトランジスタのゲート接点には、駆動信号
φ6が供給される。
Further, a drive signal φ6 is supplied to the gate contacts of these transistors.

更に、偶数番目のゲート電極G 11. G 4t、 
G +++G 4 !、G l !+  G 41+ 
  −の各先端部には、npnトランジスタQ II 
、 Q 4、+ Q If +  Q 41 + Q 
Is +043.− の各エミ・ンタ接点が接続し、各
npnトランジスタのベース接点には駆動信号φ23、
コレクタ接点には電圧V、が印加される。
Furthermore, even-numbered gate electrodes G11. G 4t,
G+++G4! , G l! +G 41+
- At each tip of the npn transistor Q II
, Q 4, + Q If + Q 41 + Q
Is +043. - The emitter and terminal contacts of each npn transistor are connected, and the drive signal φ23,
A voltage V is applied to the collector contact.

そして、これらのNMOSトランジスタは、第6図のp
ウェル層15内の構造に示すように、対のn+形不純物
層20.21と、表面部分にゲート電極を積層した構造
から成り、ドレイン接点となるn1形不純物層20に駆
動信号φ、が印加され、ソース接点となるn”形不純物
層21が垂直電荷転送路上のゲート電極に接続してい・
る。又、信号V、はpウェル層15に埋設されたp゛形
不純物層22に印加される。又、npn トランジスタ
は、pウェル層15に埋設されたp+形不純物層23と
n゛形不純物層24及びn形の半導体基板13からから
成り、エミッタ接点となるn°形不純物層24が各ゲー
ト電極に接続し、ベース接点となるpウェル層15及び
p゛形不純物層23にタイミング信号φ、5が印加され
、コレクタ接点となるn形の半導体基板、13には基板
13のバイアス電圧V、が印加される。
These NMOS transistors are
As shown in the structure in the well layer 15, it consists of a pair of n+ type impurity layers 20, 21 and a gate electrode laminated on the surface portion, and a drive signal φ is applied to the n1 type impurity layer 20, which serves as a drain contact. The n'' type impurity layer 21, which becomes the source contact, is connected to the gate electrode on the vertical charge transfer path.
Ru. Further, the signal V is applied to the p' type impurity layer 22 buried in the p well layer 15. The npn transistor is composed of a p+ type impurity layer 23 buried in a p well layer 15, an n type impurity layer 24, and an n type semiconductor substrate 13, and an n type impurity layer 24 serving as an emitter contact is connected to each gate. A timing signal φ, 5 is applied to the p-well layer 15 and the p-type impurity layer 23, which are connected to the electrode and serve as the base contact, and the n-type semiconductor substrate 13 serves as the collector contact. is applied.

次に、第2の駆動回路11は、同期制御回路6から供給
されるタイミング信号φ1〜φ4を第3の駆動回路12
からの駆動信号s、、s、、s、、s。
Next, the second drive circuit 11 transfers the timing signals φ1 to φ4 supplied from the synchronous control circuit 6 to the third drive circuit 12.
The driving signals from,s,,s,,s,,s,.

・−Soに同期して切換え動作するNMOSl−ランジ
スタmz  mrl 、m、+ 、mat   ・−か
ら成り、4個ずつのNMOSトランジスタを1組として
、それらのゲート接点に順番に第3の駆動回路12の駆
動信号s、、s’、、s、、s。
・- NMOS transistors mz mrl , m, + , mat ・- which switch and operate in synchronization with So, and a third drive circuit 12 is connected to the gate contacts of each set of four NMOS transistors in turn. The drive signals s,,s',,s,,s.

が印加され、各組の第1番目のNMOSトランジスタm
+1.m1r 、ml、、mat ””””−のドレイ
ン接点にタイミング信号φ7、第2番目のNMOSトラ
ンジスタm++ 、mrr’、mrl、mrl   −
のドレイン接点にタイミング信号φ1、第3番目のNM
OSl−ランジスタms+ 、ml、、m、1.rn、
aのドレイン接点にタイミング信号φ3、第4番目のN
MOSトランジスタma+ 、 mat 、 m55m
 4 a −・−一−−−のドレイン接点にタイミング
信号φ4が供給されている。尚、第4図中、NMOSト
ランジスタm++、mt、 mrl、mal””−の各
ソース接点側の信号φ1. φ2. φ3. φ4がタ
イミング信号φ1φ、φ、φ4に対応した信号である。
is applied to the first NMOS transistor m of each set.
+1. The timing signal φ7 is applied to the drain contacts of m1r, ml,, mat """"-, and the second NMOS transistor m++, mrr', mrl, mrl -
The timing signal φ1 is applied to the drain contact of the third NM.
OSl-transistor ms+, ml,, m, 1. rn,
The timing signal φ3 is applied to the drain contact of a, and the fourth N
MOS transistor ma+, mat, m55m
A timing signal φ4 is supplied to the drain contacts of 4a--1--. In FIG. 4, the signals φ1. φ2. φ3. φ4 is a signal corresponding to the timing signals φ1φ, φ, and φ4.

そして、図示するように、最も水平電荷転送路8に近い
ゲート電極G I +から順番に各N0M5 トランジ
スタのソース接点が接続している。
As shown in the figure, the source contacts of the N0M5 transistors are connected in order from the gate electrode G I + closest to the horizontal charge transfer path 8.

第3の駆動回路12は、上述したように所定タイミング
の駆動信号s、、s、、s、、s、  ・Soを出力す
るシフトレジスタで形成されている。
The third drive circuit 12 is formed of a shift register that outputs drive signals s, s, s, s, .So at predetermined timings, as described above.

尚、これらの第2.第3の駆動回路11.12は、第6
図に示すpウェル層16中に形成したNMOS構造のト
ランジスタ及び電子素子で形成される。第6図のpウェ
ル層16中には、−例として、NMOSトランジスタを
構成するn゛形不純物層25.26及びゲート接点を示
している。
In addition, these second. The third drive circuit 11.12 is the sixth drive circuit 11.12.
It is formed of an NMOS transistor and an electronic element formed in the p-well layer 16 shown in the figure. In the p-well layer 16 of FIG. 6, for example, n-type impurity layers 25 and 26 constituting an NMOS transistor and a gate contact are shown.

次に、かかる構造を有する電荷結合型固体撮像装置の作
動を静止画を撮影する電子スチルカメラに適用した場合
について説明する。
Next, a case will be described in which the operation of the charge-coupled solid-state imaging device having such a structure is applied to an electronic still camera that takes still images.

まず、静止画を撮影するための概略動作を第7図と共に
説明する。同図中の成る時点t1から画素信号の走査読
出しを開始するものとすると、その時点t、以前に、全
フォトダイオードと乗置電荷転送路し1〜し、及び水平
電荷転送路8に残存していた不要電荷が廃棄され、そし
て、適宜の期間で露光が行われることによって、フォト
ダイオードには被写体光学像に対応する画素信号が発生
する。
First, the general operation for photographing a still image will be explained with reference to FIG. Assuming that scanning readout of pixel signals is started from time t1 in the figure, at that time t, all the photodiodes and charge transfer paths 1 to 1 remain on the horizontal charge transfer path 8, and the remaining charge transfer path 8 remains at the time t. The unnecessary charges that were present are discarded, and exposure is performed for an appropriate period of time, so that a pixel signal corresponding to the optical image of the object is generated in the photodiode.

まず、NTSC等の標準テレビジョン方式の垂直フラン
キング期間に相当する期間TVllにおいて、全フォト
ダイオードの画素信号を同時に垂直電荷転送路L1〜し
わの転送ピクセルへ転送し、次の水平ブランキング期間
に相当する期間T HBにおいて、最も水平電荷転送路
8に近い側の転送ピクセルの画素信号を水平電荷転送路
8へ転送し、次に、水平走査期間(所謂、1H期間)に
相当する期間T INにおいて、水平電荷転送路8が1
行分の画素信号を水平転送することによって第1行目の
画素信号を読み比す。
First, in a period TVll corresponding to the vertical blanking period of a standard television system such as NTSC, the pixel signals of all photodiodes are simultaneously transferred from the vertical charge transfer path L1 to the wrinkle transfer pixel, and then in the next horizontal blanking period. During the corresponding period THB, the pixel signal of the transfer pixel closest to the horizontal charge transfer path 8 is transferred to the horizontal charge transfer path 8, and then during the period TIN corresponding to the horizontal scanning period (so-called 1H period). , the horizontal charge transfer path 8 is 1
The pixel signals of the first row are read and compared by horizontally transferring the pixel signals of the rows.

そして、次の水平ブランキング期間に相当する期間T 
Heにおいて、垂直電荷転送路L1〜L、が次の行の画
素信号を水平電荷転送路8へ転送し、更に、次の水平走
査期間に相当する期間T INにおいて水平電荷転送路
8が水平転送することによって、第2行目の画素信号を
読み出す。
Then, a period T corresponding to the next horizontal blanking period
In He, the vertical charge transfer paths L1 to L transfer the pixel signals of the next row to the horizontal charge transfer path 8, and furthermore, in the period TIN corresponding to the next horizontal scanning period, the horizontal charge transfer path 8 performs horizontal transfer. By doing this, the pixel signals of the second row are read out.

更に、次の水平ブランキング期間と水平走査期間に相当
する各期間T HaとT IHにおいて第3行目の画素
信号を読出す。そして、残りの行の画素信号も同様の処
理を繰り返すことによって順番に読比し、最終的に1フ
レ一ム画に対応する全画素信号を読み比す。
Furthermore, pixel signals on the third row are read out during each period T Ha and T IH corresponding to the next horizontal blanking period and horizontal scanning period. Then, the pixel signals of the remaining rows are read and compared in order by repeating the same process, and finally all the pixel signals corresponding to one picture of one frame are read and compared.

次に、第8図に示す各駆動信号及びタイミング信号につ
いてのタイミングチャートに基ついて走査読出し動作を
詳述する。尚、第8図中の期間T veが垂直ブランキ
ング期間、期間T 、lBが水平フランキング期間、期
間T I Hが水平走査期間に対応している。又、図中
の符号“H″は12ボルト、“M″は0ボルト、′L″
は一8ボルト、”HH″は基板の電圧と等しい約15〜
25ボルトの電圧レベルを示す。
Next, the scanning readout operation will be described in detail based on the timing chart for each drive signal and timing signal shown in FIG. Note that the period T ve in FIG. 8 corresponds to the vertical blanking period, the periods T 1 and 1B correspond to the horizontal blanking period, and the period T I H corresponds to the horizontal scanning period. Also, the symbol "H" in the figure is 12 volts, "M" is 0 volts, and 'L'
is 18 volts, and "HH" is about 15 to 15 volts, which is equal to the board voltage.
Indicates a voltage level of 25 volts.

まず、垂直ブランキング期間に対応する期間T VBで
は、タイミング信号φ□は所定の時点t。
First, in the period TVB corresponding to the vertical blanking period, the timing signal φ□ reaches a predetermined time t.

で“Hルーベルとなる外は“M”レベルとなり、タイミ
ング信号φ6は常に“M”レベルとなり、タイミング信
号φ2.はタイミング信号φ、が“H”レベルとなるの
に同期して“H″レベルなる外は“L”レベルとなり、
第3の駆動回路12から出力される全ての駆動信号81
〜Soは常に“L″レベルなる。
The timing signal φ6 is always at the “M” level, and the timing signal φ2 is at the “H” level in synchronization with the timing signal φ becoming the “H” level. Narugai is at “L” level,
All drive signals 81 output from the third drive circuit 12
~So is always at "L" level.

したがって、この期間T vBでは、“M″レベルタイ
ミング信号φ。にょって、第1の駆動回路10の全ての
NMOSトランジスタが導通状態となり、一方、第3の
駆動回路12の全ての駆動信号s、、s2.s、  −
91,s。が“L″レヘルなるので、第2の駆動回路1
1中の全てのNMOSトランジスタは非導通状態となり
、全てのゲート電極G II 、 Gll 、 G、l
 、 G41〜GIn 、 Gin 、 Gl、。
Therefore, in this period TvB, the "M" level timing signal φ. As a result, all the NMOS transistors of the first drive circuit 10 become conductive, while all the drive signals s, , s2 . s, -
91, s. is “L” level, so the second drive circuit 1
All NMOS transistors in 1 are non-conductive, and all gate electrodes G II , Gll , G, l
, G41~GIn, Gin, Gl,.

G4゜は第1の駆動回路1oによって制御される。G4° is controlled by the first drive circuit 1o.

即ち、タイミング信号φ、とφ2.が“H”レベルきな
らないときは、奇数番目のゲート電極GG !l 、G
ll 、G++〜G、。 G、。に印加されるゲート信
号φ1. φ1 φ11.φ!2〜φ1  φ、。は、
“L″レベル信号VL (この信号は常に一8ボルトに
設定されている)と等しくなり、これらのゲート電極下
の垂直電荷転送路し〜L□にはポテンシャル障壁が発生
する。
That is, the timing signals φ and φ2. When the “H” level does not rise, the odd-numbered gate electrode GG! l, G
ll, G++~G,. G. The gate signal φ1. applied to the gate signal φ1. φ1 φ11. φ! 2~φ1 φ,. teeth,
It becomes equal to the "L" level signal VL (this signal is always set at 18 volts), and a potential barrier is generated in the vertical charge transfer path L□ below these gate electrodes.

一方、偶数番目のゲート電極G t + 、 G 4+
 、 G t rG 4 t ” G I n 、 G
 4 nに印加されるゲート信号φ2φ4. φ7. 
φ4.〜φ、0 φ4oは、“M″レベル信号φ、と等
しくなり、これらのゲート電極下の垂直電荷転送路L1
〜し、、には転送ピクセルが発生する。
On the other hand, even-numbered gate electrodes G t + , G 4+
, G t rG 4 t ” G I n , G
Gate signal φ2φ4.4n applied to gate signal φ2φ4. φ7.
φ4. ~φ, 0 φ4o is equal to the “M” level signal φ, and the vertical charge transfer path L1 under these gate electrodes
A transfer pixel occurs in .

したがって、トランスファゲートT9に隣接する部分(
第4図参照)が全て転送ピクセルとなり、これらの転送
ピクセルはポテンシャル障壁で分離された状態となる。
Therefore, the portion adjacent to transfer gate T9 (
(see FIG. 4) all become transfer pixels, and these transfer pixels are separated by a potential barrier.

このような状態で、所定時点1.においで、タイミング
信号φ、とφ1が“H”レベルとなると、全てのnpn
トランジスタQ 21 041 、os+ ”が導通状
態となり、偶数番目のゲート電極G。
In this state, at a predetermined time point 1. When the timing signals φ and φ1 become “H” level, all npn
The transistor Q 21 041 , os+ ” becomes conductive, and the even-numbered gate electrode G.

G 41 、 G 27 、 G 47〜G、。 G 
4eだけに約15〜25ボルトの“H”レベルの基板電
圧V、がかかるので、全てのトランスファゲートT9が
導通状態となり、全てのフォトダイオードの画素信号は
夫々隣りの転送ピクセルへ転送きれる。
G41, G27, G47~G,. G
Since the "H" level substrate voltage V of about 15 to 25 volts is applied only to 4e, all the transfer gates T9 become conductive, and the pixel signals of all the photodiodes can be transferred to the respective adjacent transfer pixels.

このように、期間T vaでは、所謂フィールドシフト
動作が行われ、第12図中の時点t、に示すように、各
画素信号(黒印の部分が各画素信号を示す)が垂直転送
路へ移される。尚、第12図は、成る1つの垂直電荷転
送路の電荷転送動作を示している。
In this way, during the period Tva, a so-called field shift operation is performed, and as shown at time t in FIG. 12, each pixel signal (the black mark indicates each pixel signal) is transferred to the vertical transfer path. be transferred. Incidentally, FIG. 12 shows the charge transfer operation of one vertical charge transfer path.

次に、最初の水平ブランキング期間に相当する期間T 
Haでは、タイミング信号φ6が常時“L”レベルと成
るので、第1の駆動回路10中の全てのNMOSトラン
ジスタが非導通状態となり、全てのゲート電極から分離
される。
Next, a period T corresponding to the first horizontal blanking period
In Ha, since the timing signal φ6 is always at the "L" level, all NMOS transistors in the first drive circuit 10 are rendered non-conductive and are isolated from all gate electrodes.

一方、第3の駆動回路12の最初の出力端子の駆動信号
Slだけが“M”レベル、他の駆動信号S、〜S、、は
“L″レベルなることにより、第2の駆動回路11中の
駆動信号S1に関わる第1粗目のNMo5トランジスタ
m++ 、 ff+++ 、 m++m a rだけが
導通状態となる。
On the other hand, only the drive signal Sl of the first output terminal of the third drive circuit 12 is at "M" level, and the other drive signals S, ~S, are at "L" level, so that the second drive circuit 11 is Only the first coarse NMo5 transistors m++, ff+++, m++m a r related to the drive signal S1 become conductive.

そして、駆動信号S1だけが“M”レベルとなる期間中
に、垂直電荷転送を行うための4相のタイミング信号φ
1 φ、 φ、 φ4が第2の駆動回路11に入力する
ので、第1〜第4番目の最初の組のゲート信号φ1、 
φ2. φ、1 φ4.だけがタイミング信号φ、  
φ、 φ、 φ4と等しくなり、最初の組の第1〜第4
番目のゲート電極G Il、  Gl’1.  G1+
、  Gllで電荷転送動作を行うこととなる。尚、こ
の期間T、、(時点t、〜t4までの期間)の各信号波
形を第9図に拡大して示す。
Then, during the period when only the drive signal S1 is at "M" level, a four-phase timing signal φ for performing vertical charge transfer is generated.
1 φ, φ, φ4 are input to the second drive circuit 11, the first to fourth gate signals φ1,
φ2. φ, 1 φ4. Only the timing signal φ,
are equal to φ, φ, φ4, and the first to fourth of the first set
th gate electrode G Il, Gl'1. G1+
, Gll performs charge transfer operation. Incidentally, each signal waveform during this period T, . . . (period from time t to time t4) is shown enlarged in FIG.

この結果、信号電荷は、第9図のケート信号φ1. φ
2. φ、1 φ4、のタイミング(符号の12.3,
4,5,6.7で示す)に合わせて第12図に示す第1
回目の転送のように水平電荷転送路8側へ移され、最も
水平電荷転送路8に近い第1行目の画素信号q + 、
が水平電荷転送路8へ転送されると共に、2行目の画素
信号Q r +が第1行目の位置まで移動する。
As a result, the signal charge is increased to the gate signal φ1. φ
2. Timing of φ,1 φ4 (sign 12.3,
4, 5, 6.7) shown in Figure 12.
As in the second transfer, the pixel signal q + of the first row, which is moved to the horizontal charge transfer path 8 side and is closest to the horizontal charge transfer path 8,
is transferred to the horizontal charge transfer path 8, and the pixel signal Q r + of the second row moves to the position of the first row.

次に、第1回目の水平走査期間T、、(時点14〜t、
の期間)では、ゲート電極への信号の変化が停止し、一
方、水平電荷転送路8が4相駆動刃式又は2相駆動刃式
に準じた所定タイミングのゲート信号α1〜α4に同期
して水平転送を行うことにより、最初の1行分の画素信
号を読み出す。
Next, the first horizontal scanning period T, (time 14 to t,
(period), the signal to the gate electrode stops changing, and on the other hand, the horizontal charge transfer path 8 synchronizes with the gate signals α1 to α4 at predetermined timing according to the four-phase drive blade type or the two-phase drive blade type. By performing horizontal transfer, pixel signals for the first row are read out.

次に、時点t、〜t、の期間において、時点t、〜t、
と同様の動作を繰り返すことにより、次の行の画素信号
の読出しを行う。但し、時点t、〜t4の水平ブランキ
ング期間T Haでは、第3の駆動回路12の駆動信号
S1とS、が同時に“M”レベル、残りの駆動信号S、
〜Soが“L”レベルとなる。尚、この期間T。での各
ゲート信号の波形を第10図に拡大して示す。
Next, in the period of time t, ~t, time t, ~t,
By repeating the same operation as above, pixel signals of the next row are read out. However, during the horizontal blanking period THa from time t to t4, the drive signals S1 and S of the third drive circuit 12 are simultaneously at "M" level, and the remaining drive signals S,
~So becomes “L” level. In addition, during this period T. FIG. 10 shows an enlarged waveform of each gate signal.

この結果、第1〜第4番目の第1組のゲート電極G l
 l〜G 41と、第5〜第8番目の第2組のゲート電
極G I I〜G a tが、タイミング信号φ1〜φ
4に等しいゲート信号φ1.〜φ4.とφ1.〜φ4.
にょって駆動されることとなり、これらのゲート電極下
の画素信号が垂直転送される。
As a result, the first to fourth gate electrodes G l
The timing signals φ1 to φ
Gate signal φ1.4 equal to 4. ~φ4. and φ1. ~φ4.
The pixel signals under these gate electrodes are vertically transferred.

即ち、第10図に示すタイミングによると、第12図の
第2番目の垂直走査で示すように、第2行目の画素信号
qtlが水平電荷転送路8へ移り、第3行目が2行分、
第4行目が1行分ずつ水平電荷転送路8側へ転送される
That is, according to the timing shown in FIG. 10, as shown in the second vertical scan in FIG. minutes,
The fourth row is transferred one row at a time to the horizontal charge transfer path 8 side.

そして、−時点t、〜t7の水平走査期間T I )l
において、水平電荷転送路8が第2行目の画素信号Qz
+を読み出す。
and - horizontal scanning period T I )l at time t, ~t7
, the horizontal charge transfer path 8 transfers the pixel signal Qz of the second row.
Read +.

次に、時点t、から第3回目の走査読出しを開始すると
、第3の駆動回路12の駆動信号SS、とS、が“M″
レベルなり、残りの駆動信号84〜SoがL”レベルと
なるので、第1〜第3組の第1番目〜第12番目のゲー
ト電極G〜G 41、G 11〜G 41、G I I
〜G 41によって垂直電荷転送が行われる。したがっ
て、第12図の第3番目の転送のように第3行目の画素
信号Q++が水平電荷転送路8へ転送されると共に、第
4〜第6行目の画素信号qaL  Ql+が夫々2行分
ずつ、画素信号q、1が1行分、水平電荷転送路8側へ
転送される。
Next, when the third scanning readout is started from time t, the drive signals SS and S of the third drive circuit 12 become "M".
level, and the remaining drive signals 84 to So become L'' level, so that the first to twelfth gate electrodes G to G41, G11 to G41, G I I of the first to third sets
Vertical charge transfer is performed by ~G41. Therefore, as in the third transfer in FIG. Pixel signals q,1 are transferred to the horizontal charge transfer path 8 side for one row at a time.

そして、水平電荷転送路8によって第3行目の画素信号
ql+が読み比される。
Then, the pixel signal ql+ of the third row is read and compared by the horizontal charge transfer path 8.

以後は、各行の画素信号を読み圧す毎に、第3の駆動回
路12の駆動信号84〜soが順番に“M”レベルに反
転して行くことにより、駆動されるゲート電極が4個ず
つを組として順次に拡大していき、最後の水平ブランキ
ング期間T、、(時点t、〜t1゜)では、第11図に
示すように、全てのゲート信号φ1.〜φ4、がタイミ
ング信号φ〜φ4に等しい波形となり、最後の走査読出
しで最終行の画素信号を読み出すことができる。
Thereafter, each time the pixel signals of each row are read, the drive signals 84 to so of the third drive circuit 12 are sequentially inverted to the "M" level, so that four gate electrodes are driven. The group is expanded sequentially, and in the final horizontal blanking period T, (time t, to t1°), as shown in FIG. 11, all the gate signals φ1. .about..phi.4 has a waveform equal to the timing signal .phi..about..phi.4, and the pixel signals of the last row can be read out in the last scanning readout.

第13図は、任意の順番、即ち第に番目と第に+1番目
の垂直電荷転送動作をポテンシャルプロフィールで示し
ているが、図示するように、水平電荷転送路8側の転送
ピクセルから順番に拡大あるいは空状態の転送ピクセル
の間隔が増えていくことにより、水平電荷転送路8に近
い側の画素信号から順に読出していくこととなる。
FIG. 13 shows potential profiles of vertical charge transfer operations in arbitrary order, that is, the 1st and +1st vertical charge transfer operations. Alternatively, as the interval between empty transfer pixels increases, pixel signals closer to the horizontal charge transfer path 8 are read out in order.

以上に説明した実施例によれば、ゲート電極へゲート信
号を供給する駆動回路を、CMOS構造のトランジスタ
で形成せず、NMOS構造のMOSトランジスタ及びバ
イポーラ構造のトランジスタで形成することとしたのて
、高耐圧の駆動回路を実現することができ、縦型オーバ
ーフロードレインと電子シャッター機能をもたせること
ができる。
According to the embodiment described above, the drive circuit that supplies the gate signal to the gate electrode is not formed using a CMOS transistor, but is formed using an NMOS structure MOS transistor and a bipolar structure transistor. It is possible to realize a high-voltage driving circuit, and it is also possible to provide a vertical overflow drain and an electronic shutter function.

そして、縦型オーバーフロードレイン構造を備えること
でフォトダイオードの超過電荷を基板側へ廃棄してブル
ーミング等の発生を無くし、又、基板抜き電子シャッタ
ーを可能にし、ノンインターレースのフルフレーム読出
しができて、静止画撮像に好適な電荷結合型固体撮像装
置を提供することができる。
By providing a vertical overflow drain structure, the excess charge of the photodiode is discarded to the substrate side, eliminating occurrences of blooming, etc., and also enables an electronic shutter without the substrate, allowing non-interlaced full frame readout. A charge-coupled solid-state imaging device suitable for capturing still images can be provided.

〔発明の効果〕 このように本発明によれば、半導体基板中にウェル層を
形成し、単一構造のMOSI=ランジスタを使用する回
路をこのウェル層内に形成する構造としたので耐圧が向
上し、縦型オーバーフロートレインと電子シャッター機
能をもたせることができる。
[Effects of the Invention] As described above, according to the present invention, a well layer is formed in a semiconductor substrate, and a circuit using a single-structure MOSI (transistor) is formed in this well layer, so that the withstand voltage is improved. It can also be equipped with a vertical overflow train and an electronic shutter function.

そして、縦型オーバーフロートレイン構造を備えること
でフォトダイオードの超過電荷を基板側へ廃棄してブル
ーミング等の発生を無くし、又、インターライン転送と
フレーム転送を同時に実現することによって、電子シャ
ッター機能を持たせた静止画撮像に好適なフルフレーム
走査読出し型の電荷結合型固体撮像装置を提供すること
ができる。
By providing a vertical overflow train structure, the excess charge of the photodiode is disposed of to the substrate side, eliminating the occurrence of blooming, etc. Also, by realizing interline transfer and frame transfer simultaneously, it has an electronic shutter function. A full-frame scanning readout type charge-coupled solid-state imaging device suitable for still image imaging can be provided.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例の電荷結合型固体撮像装置を
適用した電子スチルカメラの概略構成図、第2図は実施
例の電荷結合型固体撮像装置の概略構成図、 第3図は駆動回路の構成説明図、 第4図は実施例における受光領域の要部構造及び周辺回
路構成を示す説明図、 第5図は第4図中のx−X線矢視縦断面図、第6図は第
4図中のv−y線矢視縦断面図、第7図は実施例の走査
読出し動作を概略的に示す説明図、 第8図は実施例の走査読出し動作を詳細に示したタイミ
ングチャート、 第9図、第10図及び第11図は第8図中の要部タイミ
ングを拡大して示したタイミングチャート、 第12図は走査読出し時の電荷転送動作を概念的に示し
た図、 第13図は走査読出し時の電荷転送動作をポテンシャル
プロフィールで示した図、 第14図は従来の電荷結合型固体撮像装置の要部構造を
示した構造説明図、 第15図、第16図及び第17図は従来例の動作を説明
する説明図、 第18図、第19図及び第20図は従来例の問題点を説
明するための回路図及び構造説明図である。 図中の符号; 1・撮像光学系 2・機械式の絞り機構 3・電荷結合型固体撮像装置 4・信号処理回路 5・(己録機構 6・同期制御回路 7・受光領域 第14図 第15図 5丁 恥 1+Ot+2  h4h6hll  I;に122−m
−や時間 手続補正書 明細書 平成2年8月 9日
FIG. 1 is a schematic configuration diagram of an electronic still camera to which a charge-coupled solid-state imaging device according to an embodiment of the present invention is applied, FIG. 2 is a schematic configuration diagram of a charge-coupled solid-state imaging device according to an embodiment, and FIG. FIG. 4 is an explanatory diagram showing the main part structure of the light receiving area and peripheral circuit configuration in the embodiment; FIG. 5 is a vertical cross-sectional view taken along the line x-X in FIG. The figure is a vertical cross-sectional view taken along line V-Y in FIG. 4, FIG. 7 is an explanatory diagram schematically showing the scanning readout operation of the embodiment, and FIG. 8 is a detailed illustration of the scanning readout operation of the embodiment. Timing chart: Figures 9, 10, and 11 are timing charts showing the main timing in Figure 8 in an enlarged manner; Figure 12 is a diagram conceptually showing the charge transfer operation during scan readout. , Fig. 13 is a diagram showing the charge transfer operation during scanning readout using a potential profile, Fig. 14 is a structural explanatory diagram showing the main structure of a conventional charge-coupled solid-state imaging device, Figs. 15 and 16 17 are explanatory diagrams for explaining the operation of the conventional example, and FIGS. 18, 19, and 20 are circuit diagrams and structural diagrams for explaining the problems of the conventional example. Symbols in the figure: 1. Imaging optical system 2. Mechanical aperture mechanism 3. Charge-coupled solid-state imaging device 4. Signal processing circuit 5. (Self-recording mechanism 6. Synchronization control circuit 7. Light receiving area Figure 5 122-m
- and time procedure amendment specification August 9, 1990

Claims (1)

【特許請求の範囲】 受光領域の不要電荷を半導体基板側へ廃棄する縦型イー
バーフロードレイン構造を有する電荷結合型固体撮像装
置において、 前記半導体基板中に埋設したウェル層に電荷転送路を形
成し、 上記電荷転送路を駆動するための信号を発生する駆動回
路を、前記半導体基板内に該ウェル層と別個又は一体に
埋設したウェル層中に形成すると共に、単一MOS構造
を有するトランジスタを用いて構成することを特徴とす
る電荷結合型固体撮像装置。
[Scope of Claims] In a charge-coupled solid-state imaging device having a vertical Eberflow drain structure that discards unnecessary charges in a light-receiving region toward a semiconductor substrate, a charge transfer path is formed in a well layer buried in the semiconductor substrate. A drive circuit that generates a signal for driving the charge transfer path is formed in a well layer buried separately or integrally with the well layer in the semiconductor substrate, and a transistor having a single MOS structure is formed. What is claimed is: 1. A charge-coupled solid-state imaging device configured using a charge-coupled solid-state imaging device.
JP2178655A 1990-07-06 1990-07-06 Solid-state image sensing device Pending JPH0465874A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2178655A JPH0465874A (en) 1990-07-06 1990-07-06 Solid-state image sensing device
US08/169,769 US5410349A (en) 1990-07-06 1993-12-20 Solid-state image pick-up device of the charge-coupled device type synchronizing drive signals for a full-frame read-out
US08/372,667 US5705837A (en) 1990-07-06 1995-01-13 Solid-state image pick-up device of the charge-coupled device type synchronizing drive signals for a full-frame read-out
US08/971,292 US5894143A (en) 1990-07-06 1997-11-17 Solid-state image pick-up device for the charge-coupled device type synchronizing drive signals for a full-frame read-out

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2178655A JPH0465874A (en) 1990-07-06 1990-07-06 Solid-state image sensing device

Publications (1)

Publication Number Publication Date
JPH0465874A true JPH0465874A (en) 1992-03-02

Family

ID=16052260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2178655A Pending JPH0465874A (en) 1990-07-06 1990-07-06 Solid-state image sensing device

Country Status (1)

Country Link
JP (1) JPH0465874A (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115260A (en) * 1983-11-28 1985-06-21 Nec Corp Solid state image sensing device and usage thereof
JPH03128584A (en) * 1989-07-28 1991-05-31 Toshiba Corp Solid-state image pickup device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115260A (en) * 1983-11-28 1985-06-21 Nec Corp Solid state image sensing device and usage thereof
JPH03128584A (en) * 1989-07-28 1991-05-31 Toshiba Corp Solid-state image pickup device

Similar Documents

Publication Publication Date Title
US5705837A (en) Solid-state image pick-up device of the charge-coupled device type synchronizing drive signals for a full-frame read-out
US7639297B2 (en) Image pickup apparatus
US5051832A (en) Selective operation in interlaced and non-interlaced modes of interline transfer CCD image sensing device
JPH0417509B2 (en)
JPH04262679A (en) Driving method for solid-state image pickup device
JP2838611B2 (en) CCD image element
JPH04341074A (en) Solid-state image pickup device
JPH01165271A (en) Solid-state image pickup device
US8300132B2 (en) Driving method of solid-state imaging device, solid-state imaging system, and camera system
JPH0465874A (en) Solid-state image sensing device
JP2880011B2 (en) Solid-state imaging device
JPH044682A (en) Photoelectric converter
JP2630492B2 (en) Solid-state imaging device
JP2753895B2 (en) Solid-state imaging device
JPH0468880A (en) Solid-state image pickup device
JPH0468879A (en) Solid-state image pickup device
JPH05176234A (en) Solid-state image pickup device
JPH0574992B2 (en)
JPH05291552A (en) Solid-state image sensing device
JPH04286282A (en) Charge coupled type solid-state image pick-up device
JPH0472762A (en) Solid-state image sensing device
JPH04207274A (en) Solid-state image pickup device
JP2024074850A (en) Imaging element and imaging device
JPH04280179A (en) Solid-state image pickup device
JPS63234677A (en) Drive method of charge coupling element