JPH04506435A

JPH04506435A - 制御し、または制御される非電界放出デバイスを一体的に有する冷陰極電界放出デバイス

Info

Publication number: JPH04506435A
Application number: JP50666391A
Authority: JP
Inventors: ケイン，ロバート・シー
Original assignee: モトローラ・インコーポレイテッド
Priority date: 1990-03-30
Filing date: 1991-03-26
Publication date: 1992-11-05
Also published as: WO1991015874A1; EP0476108A4; EP0476108A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】制御し、または制御される非電界放出デバイスを一体的に有する冷陰極電界放出デバイス産業上の利用分野本発明は一般に、冷陰極電界放出デバイスに関する。

背景技術半導体の冷陰極電界放出デバイス（ＦＥＤｓ）は知られている。

そのようなデバイスでは、電子の放出は冷陰極で起こる。この技術は非常に期待される利益を有する。

その従来技術が教示するものは１冷陰極電界放出デバイスを一体的に配置し、互いに支持させることが可能なことであり、例えば容量に見合う電荷を運ぶ電流を見込むことが可能である。

そのようなデバイスを実現するには多くの問題が存在する。例えばその１つは、ＦＥＤの非一体的な制御が提供されなければならないこと、及びそのＦＥＤｓは非一体的に制御されたデバイスを制御しなければならないことの両方またはいずれか一方が満たされることである。（本発明では、ＦＥＤと他の構造とが１つの一体化された構造内に搭載されることを、「一体的（ｉｎｔｅｇｒａｌ）Ｊという言葉で表現し、それは例えばある集積回路を構成するために使用する堆積（ｄｅｐｏｓ　ｉ　ｔ　１ｏｎ）および拡散工程により形成される。）さらに、ＦＥＤｓを形成する従来技術は、例えばドライ・エツチング工程および非半導体物質を使用する堆積工程であり、これらは一体化された制御あるいは制御されたデバイスを同時に形成することに関しては、特に有効なものではない。

従って、ＦＥＤｓに関する一体的な制御および制御された能動デバイスの両方またはいずれか一方を形成する方法、およびその結果形成されるデバイスが望まれている。

発明の概要上記および他の目的は、本発明で開示する方法およびデバイスによって達成される。本発明によって、冷陰極放出デバイスおよび非電界放出能動デバイスから構成さ゛れる電子デバイスが提供され、非電界放出能動デバイスは冷陰極電界放出デバイスと一体的に形成され、冷陰極電界放出デバイスおよび非電界放出能動デバイスは互いに機能的に結合する。

本発明のある実施例では、非電界放出能動デバイスはバイポーラ・トランジスタであるように形成することが可能である。また他の実施例では、非電界放出能動デバイスは電界効果トランジスタであるように形成することが可能である。

本発明のある実施例では、ＦＥＤは非ＦＥＤを制御するように形成することが可能である。そして別の実施例では、ＦＥＤは非ＦＥＤによって制御されるように形成することが可能である。

本発明の実施例を変更する場合、非ＦＥＤは、ＦＥＤを構成する層を変更することによって形成することができ、その層は基盤ウェハ自身をも含む。ＦＥＤｓの様々な実施形態は、そのような非ＦＥＤｓによって形成することが可能であり、平面構造（ＦＥＤを構成する種々の電極は、互いにほとんど平面的に配置される）、非平面的ＦＥＤｓ　（例えば、ＦＥＤを構成する電極は、互いにほとんど非平面的に配置され、そのエミッタは円錐型として、しばしば仮定される）、および反転（ｉ　ｎｖｅ　ｒ　ｔ　ｅｄ）ＦＥＤ構造（例えば、そのエミッタは基盤ウェハ上で形成されない。）を含む。本発明は種々の製品に応用することが可能であり、独立型の（ｓｔａｎｄａｌｏｎｅ）デバイス、一体化されたデバイス・アレイ、および平面スクリーン表示等を含む。　″ 本発明の他の実施例では、ＦＥＤの少なくともいくつかの層が、アモルファスあるいはポリシリコン半導体物質から構成され、非ＦＥＤデバイスはそれらの間に形成される。上記の物質はＦＥＤ内で電極として使用することも可能である。

本発明の様々な実施例によって得られる好結果は、オンボード状（ｏｎｂｏａｒｄ）の電流源の配置の低電圧制御、低電力で高速なデバイスの並列スイッチング、各々の技術が特定の用途に適切に寄与する技術を組み合わせることにより構成されるデバイス、および平面パネル表示のオンボード状のマトリックス・アドレッシング。

を含む。

図面の簡単な説明図ＩＡは、ＦＥＤのゲートを制御するため形成したバイポーラ・トランジスタの回路図である；図ＩＢないし工は、図ＩＡで記述した回路を実現する実施例の横断面図である；図２Ａは、ＦＥＤのゲート制御するため形成した電界効果トランジスタの回路図である；図２ＢないしＨは、図２Ａで記述した回路を実現する実施例の横断面図である：図３Ａは、ＦＥＤのエミッタと結合するバイポーラ・トランジスタの回路図である；図３ＢないしＤは、図３Ａで記述した回路を実現する実施例の横断面図である；図４ＡはＦＥＤのエミッタと結合する電界効果トランジスタの回路図である；図４ＢないしＤは、図４Ａで記述した回路を実現する実施例の横断面図である；図５は、複数個のＦＥＤｓを制御するため形成した複数個のバイポーラ・トランジスタの回路図である；図６は、複数個のＦＥＤｓを制御するために形成した複数個の電界効果トランジスタの回路図である：図７Ａは、バイポーラ・トランジスタのベースと結合するＦＥＤの回路図である；図７ＢないしＤは、図７Ａで記述した回路を実現する実施例の横断面図である；図８Ａは、バイポーラ・トランジスタのエミッタを結合するＦＥＤの回路図である；図８ＢないしＣは、図８Ａで記述した回路を実現する実施例の横断面図である；図９Ａは、電界効果トランジスタのゲートと結合するＦＥＤの回路図である；図９ＢないしＣは、図９Ａで記述した回路を実現する実施例の横断面図である；図１０Ａは、電界効果トランジスタのソースと結合するＦＥＤの回路である：図１０ＢないしＤは、図１ＯＡで記述した回路を実現する実施例の横断面図である：図１１Ａは、複数個のバイポーラ・トランジスタのベースと結合するＦＥＤの回路図である；図１１Ｂは、複数個のバイポーラ・トランジスタのエミッタと結合するＦＥＤの回路図である；図１２Ａは、複数個の電界効果トランジスタのゲートと結合するＦＥＤの回路図である；図１２Ｂは、複数個の電界効果トランジスタのソースと結合するＦＥＤの回路図である。

を　るための　の　。

バイポーラトランジスタ対ＦＥＤゲートの配置図ＩＡは、バイポーラトランジスタ１０１がそのコレクタ１０２を介してＦＥＤ１０４のゲート１０３に結合されている回路１００を図示したものである。ここに図示されている他の端子は、この回路の使用用途に応じて適当な方法でそれぞれ接続される。例えば、コレクタ１０２には周知の方法によって別の端子１０６を結合することができる。このような構成により、バイポーラトランジスタ１０１はＦＥＤ１０４のゲート変調を制御することができる。

図ＩＢは図ＩＡに図示された回路を実現するための第１実施例１００１である。

本実施例１０１’においては、ＦＥＤ１０４は非プレーナ構造からなる。コーンエミッタ１０７はシリコンウェハ等の半導体基板１０８上またはその中に形成される。絶縁層１０９の上にゲート１０３がデポジションされる。エミッタ１０７およびゲート１０３は金属材料または半導体材料によって構成される。これらの素子の詳細な製造方法については、当該技術分野においては周知なものであるので、説明を省略する。また、ここでは図面の簡略化のために図示していないが、ＦＥＤ１０４はアノード電極も有している。

本実施例１００１においては、バイポーラトランジスタ１０１は基板材料１０８の中に形成されている。とくに、周知の半導体製造技術、デポジション、エツチング、ドープ、拡散技術を用いて、バイポーラトランジスタ１０１はコレクタ１０２、ベース１１１およびエミッタ１１２から構成される。適切なメタルのデポジションにより伝導路１１３を形成して、コレクタ１０２をＦＥＤ　ｌ　０４のゲート１０３に結合する。さらに、他のメタルデポジション１１４，１１６により、エミッタ１１２およびベース１１１に対する伝導路を形成する。

このような構成によって、周知の半導体材料プロセス処理の方法を用いて、バイポーラトランジスタ１０１とＦＥＤ１０４とを同一の基板１０８の上またはその中に集積形成することができる。

図ＩＣはバイポーラトランジスタのコレクタとＦＥＤのゲートとが結合した構成の第２実施例１００２である。本実施例においても、バイポーラトランジスタ１０１は半導体ウェハ１０８の中に形成され、コレクタ１０２、ベース１１１およびエミッタ１１２を有している。

メタルのデポジション領域１１４，１１６によってそれぞれエミッタ１１２とベース１１６とへ配線を行っている。

しかしながら、本実施例１００２においてはＦＥＤ１０４は実質的に平坦な構造（ブレーナ構造）を持っている。このような構造は、例えばＬｅｅらに対して与えられた米国特許第４，８２７，１７７、およびＫａｎｅらによって発明され、１９８９年３月２９日に出願された、米国特許出願番号０７／３３０，０５０において開示されている。ＦＥＤ１０４には特定の構成が要求されるわけではなく、ここではそのゲートは、伝導路１１７によって、バイポーラトランジスタ１０１のコレクタ１０２へと結合されている。ＦＥＤｌ　０４は一般に、エミッタ１１８からの電子の放出を変調する機能を持つゲートを有しており、該エミッタは絶縁層１１９の上に形成されている。ここでは図示されていないが、素子はアノードも有している。図ＩＤはこのバイポーラ・ＦＥＤ構成の回路の第３実施例１００３である。本実施例においては、ＦＥＤ　Ｉ　Ｏ４は支持基板１２１の上に形成されたアノードメタル層１２２を含む。ここで支持基板１２１は半導体材料から形成してもよいし、そうしなくともよい。絶縁層１２３はアノード１２２とゲート１０３とを分離している。本実施例においては、ゲー）１０３はパイポ− ラトランジスタ１０１の形成を容易にするために半導体材料から形成することが可能である。これについては以下でさらに詳しく説明する。別の絶縁体層１２４がゲート層１０３とエミッタ１２６とを分離する。勿論、適切な応用分野においては、所望の電子放出特性を達成するためにＦＥＤ１０４は真空状態に封止される。（逆型ＦＥＤの構造および製造のさらに詳細な説明については、Ｋａｎｅによって発明され、１９８９年９月２９日に”ａ　Ｆｌａｔ　Ｐａｎｅｌ　Ｄｉｓｐｌａｙ　Ｕｓｉｎｇ　Ｆｉｅｌｄ　ＥｍｉｓｓｉｏｎＤｅｖｉｃｅｓ”の名称で出願された、米国特許出願番号０７／４１４，８３６に開示されている。）半導体材料で構成されているゲート層１０３は前記の方法によるバイポーラトランジスタ１０１の形成に必要である。本実施例１００３においては、ゲート層１０３それ自身がバイポーラトランジスタ１０１のコレクタ１０２として機能している。したがって、コレクタ１０２およびゲート１０３は集積的に組み合わせられている。

図ＩＥは、バイポーラのコレクタとＦＥＤのゲートとを結合した構造の第４実施例１００４である。本実施例では、バイポーラトランジスタ１０１は、図ＩＤの実施例と同様に、ゲート層１０３の中に形成されている。バイポーラトランジスタ１０１のコレクタ１０２と、ＦＥＤ１０４のゲート１０３とは同一の材料から構成されている。

しかしながら本実施例においては、図ＩＤに示される様な逆型構造に対して、ＦＥＤ１０４はコーン形状のエミッタ１２７を有する非プレーナ構造からなっている。このようなコーン形状のエミッタ１２７は基板層１２１に形成するメタル層（図示せず）の上に形成してもよいし、図示されているように基板層１２１に直接形成してもよい。絶縁層１２８はゲート１０３と、メタル層１３２または基板層１２１とを互いに分離する。第２絶縁層１２９はゲート１０３およびエミッタ１２７をアノード１３１から分離する。このようなコーン形状のエミッタを有するＦＥＤの形成に関するさらに詳細な説明は、例えばＢｒｏｄｉｅに与えられた米国特許第４，７２１，８８５号およびＧｏｒｏｎｋｉｎらによって発明され、１９９０年２月９日にａ　Ｎｏｎ−Ｐｌａｎａｒ　ＦｉｅｌｄＥｍｉｓｓｉｏｎ　Ｄｅｖｉｃｅ　Ｈａｖｉｎｇ　ａｎ　Ｅｍｉｔｔｅｒ　Ｆｏｒｍｅｄ　Ｗｉｔｈ　ａ　ＳｕｂｓｔａｎｔｉａｌｌｙＮｏｒｍａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　Ｐｒｏｃｅｓｓ″の名称で出願された出願の明細書に記載されている。

図ＩＦはバイポーラトランジスタのコレクタがＦＥＤのゲートに接続された構成の第５実施例１００５である。本実施例においては、ＦＥＤ１０４は図ＩＥについて説明したように非プレーナ構造を持つ。

ただし本実施例においてはアノードは図面の簡略化のために図示されていない。

本実施例においては、バイポーラトランジスタ１０１は非晶質シリコン（またはポリシリコン）半導体材料の層１３４中に形成されている。ここで半導体材料の層１３４はＦＥＤゲー）１０３および絶縁材料１３３からなる２分割層の上に形成される。非晶質シリコン１３４はバイポーラトランジスタ１０１のコレクタ１０２を含んでいる。この非晶質シリコン層１３４はＦＥＤ　１０４のゲート層１０３と接触している。したがって、本実施例においてもバイポーラトランジスタ１０１のコレクタ１０２はＦＥＤ１０４のゲート１０３に集積的に結合している。

図１ＧはバイポーラトランジスタのコレクタがＦＥＤのゲートに接続された構成の第６実施例１００’である。本実施例において、ＦＥＤ１０４は図ＩＦに図示されたＦＥＤと同一の構造である。しかしながら本実施例においてはゲート層１０３は非晶質シリコン（またはポリシリコン）半導体材料から形成されている。

その他バイポーラトランジスタ１０１については前述の方法と同様に、バイポーラトランジスタ１０１のコレクタ１０２とＦＥＤ１０４のゲート１０３とは共通の材料によって形成されている。

図ＩＨはバイポーラトランジスタのコレクタがＦＥＤのゲートに接続された構成の第７実施例１００’である。本実施例において、ＦＥＤ１０４は図ＩＤで説明したような逆型エミッタ構造から構成される。

しかしながら本実施例においてはバイポーラトランジスタ１０１は、非晶質シリコン（またはポリシリコン）半導体材料の層１３４に形成される。ここで半導体材料の層１３４はＦＥＤ１０４のエミッタ１２６と実質的に平坦に（ブレーナに）なるようにデポジションされている。適切なメタルのデポジション領域１３６を用いることによって、非晶質材料１３４を、つまりバイポーラトランジスタ１０１のコレクタ１０２をＦＥＤ　１０４のゲート１０３に結合する。この特殊な実施形態はバイポーラトランジスタ１０１の電極１１４，１１６を少なくとも下部構造より実質的に外部に形成できるという利点がある。これによって、これらの電極１１４，１１６を特別な応用にしたがって結合することが容易になる。

図１工はバイポーラトランジスタのコレクタがＦＥＤのゲートに接続された構成の第８実施例１００８である。本実施例においては、ＦＥＤ１０４は図ＩＥと共に説明したコーン形状のエミッタを持つ非プレーナ構造のＦＥＤである。本実施例においてはさらに、バイポーラトランジスタ１０１は図ＩＨにおいて開示したような方法で構成することができ、バイポーラトランジスタ１０１のコレクタ１０２は、適切なメタル配線層１３６を介して、ＦＥＤｌ　０４のゲート１０３に結合される。

ＦＥＴゲート形状に対する電解効果トランジスタ第２Ａ図は電解効果トランジスタ（ＦＥＴ）２０１の概念構成図２００を示し、電極の１つ２０２を介してＦＥＴ　１０４のゲート１０３に結合する。ＦＥＴの電極２０２は以下詳細に説明されるように、ソースあるいはドレインいずれであってもよい。この形状はバイポーラ技術に対するのと同様にＦＥＴ技術を使用しているにもかかわらず、第１Ａ図に関して上述したのと同じ制御能力を提供する。

第２Ｂ図はＦＥＴゲート形状に対するＦＥＴの電極の第１実施例２００１を示す。この実施例２００１において、ＦＥＴ１０４は第１Ｂ図に関して、上述したのと同様に構成することができる。しかしながら、この実施例においては、半導体基板１０８はすでに知られた方法を通して、ＦＥＴドレインの２０２およびソース２０３をその中に形成する。ＦＥＴのゲート２０４は、既知の方法で、金属材料２０５の堆積を通して絶縁層２０６上に形成される。金属導電帯２０７はソース２０３上に堆積され、続いて金属蒸着物２０８はＦＥＴ）ランジスタ２０１のドレイン２０２をＦＥＴ１０４のゲート１０３に結合する。

第２Ｃ図はＦＥＴゲート形状に対するＦＥＴ電極の第２実施例２００２を示す。

この実施例において、ＦＥＴ　Ｉ　Ｏ４は第１Ｃ図において上述したように実質的にプレーナ構造からなる。しかしながら、この実施例において、半導体基板１０８はその基板中にＦＥＴ２０１のドレイン２０２およびソース２０３を形成する。特定のゲート２０４が絶縁層２０６および金属接点２０５の堆積によって形成される。ドレイン２０２およびＦＥＴゲート１０３はゲート１０３からの延長４１７を介して互いに結合される。

第２Ｄ図はＦＥＴゲート形状に対するＦＥＴ電極の第３実施例２００”を示す。

この実施例において、ＦＥＴ１０４は第１Ｄ閃に関して上述したのと反対の構造として現されている。しかしながら、この実施例において、ＦＥＴ１０４のためのゲート層１０３は半導体層２０９を含めるために２つに分割され、その中でＦＥＴ２０１のソース２゜３およびドレイン２０２が形成される。ＦＥＴゲート２ｏ４は、前述したように、絶縁層２０６上に堆積した導体２０５によって実現され、同様にソース２０３はその上に堆積した金属層２０７を有し、それに導電経路を提供する。最後に、ドレイン２０２は特定の導電経路２０８を有し、その導電経路とＦＥＴゲートエｏ３との間に形成される。

第２Ｅ図はＦＥＴゲート形状に対するＦＥＴ電極の第４実施例２００’を示す。

この実施例において、ＦＥＴ２０４は第１Ｅ図にの実施例においては、金属層１３２が示されている。）に関して上述したように、円錐形状のエミッタ１２７を有する実質的に非平面のデバイスであってもよい。ＦＥＴ２０１は第２Ｄ図に関して上述したのと同様であり、ＦＥＴ２０１のドレイン２０２は特定の導電経路２０８を介してＦＥＴゲート１０３に結合する。

第２Ｆ図はＦＥＴゲート形状に対するＦＥＴ電極の第５実施例２００’を示す。

この実施例２００’において、ＦＥＴ１０４は第１Ｆ図に関して上述したのと同様であってもよい。ＦＥＴ２０１は第１Ｆ図において上述したのと同様に、アモルファスあるいはポリシリコン半導体材料１３４の層で形成されてもよい。この実施例においてドレイン２０２はＡゲート１０３に直接に結合される。

第２Ｇ図はＦＥＴゲート形状に対するＦＥＴＥ極を実現するための第６実施例２００６を示す。この実施例において、ＦＥＴ１０４は第４Ｆ図に関して上述したのと同様に形成される。ＦＥＴ２０１は、ソース２０３およびドレイン２０２がアモルファス・シリコン（あるいはポリシリコン）半導体材料２１１の層中に形成される点を除いて、第２Ｅに関して上述したのと同様に形成される。

第２Ｈ図はＦＥＴゲート形状に対するＦＥＴ電極の第７実施例２００７を示す。

この実施例において、ＦＥＴ１０４は第１Ｈ図に関して上述したものと反対の構造であってもよい。ＦＥＴ２０１は、！ｌＨ図に関して上述したのと同様のアモルファス・シリコン（あるいはポリシリコン）半導体材料層１３４中に形成される。ソース２０３およびドレイン２０２はともに、アモルファス層１３４中に形成される。ドレイン２０２は特定の金属経路１３６を介してＦＥＴ１０４のゲート１０３に結合する。

ＦＥＴエツミタ形状に対するバイポーラ・コレクタ第３Ａ図は、バイポーラ・トランジスタ１０１のコレクタ１０２がＦＥＴ１０４のエミッタ３０１に接続するように互いに結合されたＦＥＴ１０４およびバイポーラ・トランジスタ１０１の概念構成図を示す。特定の応用例として、エミッタ３０１は所望の動作モードを達成するために特定の電波源３０２に結合する。

第３Ｂ図はこのバイポーラ・コレクタをＦＥＴエミッタ形状に実現するための第１実施例３００１を示す。ＦＥＴ１０４は円錐形状のエミッタ３０１を有する非平面構造からなり、バイポーラ・トランジスタ１０１のコレクタ領域１０２が下層に堆積し、ＦＥＴ１０４のエミッタ３０１に電気的に接触する点を除いて、第１Ｂ図に関して上述したのと実質的に同様である。そのように結合されているので、バイポーラ・コレクタは一般の集積構造で、ＦＥＴエミッタ３０１に直接接続する。

第３Ｃ［！ＩはＦＥＴエミッタ形状に対するバイポーラ・コレクタの第２実施例３００”を示す。この実施例において、ＦＥＴ１０４は第１Ｃ図において説明したように実質的にプレーナ構造から成りゲート１０３がバイポーラ・コレクタ１０２に接触するための延長を含んでいない点において異なる。バイポーラ・トランジスタ１０１は第１Ｃ図に関して上述したのと実質的に同様である。この実施例において、金属堆積３０２は所望の形状を構成するために、トランジスタ・コレクタ１０２をＦＥＴエミッタ３０１に結第３ＤｒｇＪはＦＥＴ工７ミタ形状に対するバイポーラ・コレクタの第３実施例を示す。

この実施例３００’において、ＦＥＴ１０４は第１ＤＩＨに関して上述したのと実質的に反対の構造からなり、ゲート１０３が半導体材料からなることを必要とせず、むしろ金属堆積の使用を通して形成される点において異なる。さらに、バイポーラ・トランジスタ１０１はＦＥＴエミッタ３０１に近接して堆積した半導体層３０３中にもかかわらず、第１Ｄ図に関して上述したにと同様の方法で形成される。この半導体層は標準のシリコン材料あるいはアモルファス（あるいはポリシリコン）半導体材料から構成されてもよい。この材料の層３０３は結果として構成されるバイポーラ・トランジスタ１０１のコレクタとして機能し電気的にＦＥＴエミッタに接触するとともに所望の形状を実現する。

ＦＥＴエミッタ形状のためのＦＥＴ電極第４Ａ図はＦＥＴ１０４のエミッタ４０１に結合する電極２０２を有するＦＥＴ２０１の概念構成図４００である。特定の応用例には適しているかもしれないが、ＦＥＴエミッタ４０１は特定の電波源４０２に結合する。

第４Ｂ図はエミッタ形状に対するＦＥＴ電極の第１実施例４００１を示す。この実施例において、ＦＥＴ１０４は円錐形状のエミッタ４０１は有する非ブレーナ構造であり、第２Ｂ図に関して上述したのと実質的に同様である。同様に、ＦＥＴは第２ＢｒｇＪにおいて上述したように支持基板１０８中に実質的に形成されるが、ＦＥＴ２０１のドレイン２０２が下層に堆積し、少なくとも部分的にＦＥＴエミッタ４０１がそれらの間に電気的接触を構成する点において異なる。これは、ＦＥＴ電極（この例ではドレイン２０２）とＦＥＴ　１０４のエミッタ４０１との間に集積的な結合を実現する。

第４Ｃ図はＦＥＴエミッタ形状に対するＦＥＴ電極の第２実施例４００２を示す。この実施例において、ＦＥＴ１０４は第３Ｃ図に関して上述したのと同様の構成をなし、ＦＥＴ１０４のエミッタ４０１を前出した層の構造に結合する金属層３０２を含む。ＦＥＴｌ０Ｉは第２Ｃ図に関して上述したのと同様に形成されるが、本実施例においては、ドレイン２０２が少なくとも部分的に金属層３０２の下に位置し、ＦＥＴエミッタ４０１に結合し、それにより所望の形状を実現するという点について異なる。

＄４　ＤＩ！ｌはＦＥＴエミッタ形状に対するＦＥＴ電極の第３実施例４００３を示す。この実施例において、ＦＥＴ１０４は第２Ｈ図に関して上述したのと実質的に反対の構造からなり、ゲート層１０３がＦＥＴ２０１に電気的に接続されていないという点において著しく異なる。同様に、ＦＥＴ２０１はアモルファス・シリコンあるいはポリシリコン半導体材料の層１３４中に形成され、第２Ｈｒ！ｌ：ｉに関して上述したのと同様である。しかしながら、この実施例において、金属堆積４０３はＦＥＴ２０１のドレイン２０２をＦＥＴエミッタ４０１を構成する金属層に結合する。双方の実施例はＦＥＴドレイン２０２とＦＥＴエミッタ４０１との間の充分な接触を提供し、それによりドレイン金属層４０３を必要としなくなるであろう。

第７Ａ図の概略表示７００では、ＦＥＤ１０４のコレ多重バイポーラトランジスタ対多重ＦＥＤ配置第５図に示す実施例は、複数のバイポーラコレクタがＦＥＤゲートに接続した実施例と、バイポーラコレクタがＦＥＤエミッタ３００に接続した実施例とを組み合わせたものである。特に、３個のバイポーラトランジスタ１０２が、本実施例では、対応する３個のＦＥＤ　ｌ　０４のゲートに結合されている。単一のバイポーラトランジスタ１０１のコレクタ１０２が、ＦＥＤ　ｌ　０４の各々のエミッタ３０１に結合されている。この概略形態はもちろん、上記の物理的実施例の何れかを用いて実現可能であり、個々の応用に応じて種々の形状を得ることめ５できる。

多重ＦＥＴ対多重ＦＥＤ配置第６図は複数のＦＥＤ１０４を示し、各ＦＥＤのゲート１０３は、第２Ａ図（ｉ３よび関連する種々の物理的実施例）に関して上述したように、単−ＦＥＴ２０１のドレイン２０２に結合される。各ＦＥＤ１０４のエミッタ４０１は、第４Ａ図（および関連する物理的実施１例）１こ関して上述したように、対応するＦＥＴ２０１のドレイン２０２に結合される。やはり、個々の応用の必要性に応じて、３個のＦＥＴ対ＦＥＤの結合を実現するための上述の種々の物理的実施例を利用可能である。

ＦＥＤコレクタ対バイポーラトランジスタベース配置うに、円錐型エミッタを有する非平坦構造から成る。た夕１０１のエミッタ８０１に結合する８個々の応用に適するように、バイポーラトランジスタ１０１のエミッタ８０１は、適切な電流［＊たはバイアス点に結合可能で第８Ｂ図は、ＦＥＤアノード対バイポーラトランジスタエミッタ配置の第１の実施例８００′である１本実施例では、ＦＥＤ１０４とバイポーラトランジスタ１０１の両方が、第７Ｃ図に関し上記したのと同様の方法で形成可能である。ただ相違点として、本実施例では、バイポーラトランジスタの方向が、導電層８０３がバイポーラトランジスタｌＯ１のエミッタ８０１をＦＥＤ１０４のアノード７０４へと結合するような方向になっている第８Ｃ図は、ＦＥＤアノード対バイポーラトランジスタエミッタ配置の第２の実施例８００ｓを示す０本実施例では、ＦＥＤ１０４とバイポーラトランジスタ１０１の両方を、第７Ｄ図の実施例に実質的にしたがって、形成することができる。

ただ相違点として、バイポーラトランジスタ１０１の位置は５バイポーラトランジスタエミツタ８０１が上記のＦＥＤアノード７０４に適切に電気的に結合（８０３，７０９〕できるような位置であるＦＥＤアノード対ＦＥＴゲート配置第９Ａ図の概略図９００では、ＦＥＤアノード９０２が、ＦＥＴ２０１のゲート９０１に直接に結合されている。個々の応用に適するように、ＦＥＴゲート９０１は、適切なバイアス点または電流源９０３に結合可能であ第９Ｂ図は、ＦＥＤアノード対ＦＥＴゲート配置の第１の実施例９００１を示す０本実施例では、ＦＥＤＬＯ４は、第８Ｂ図で前述したように形状づけることができる。ＦＥＴ２０１は、第２Ｂ図に間して上記したように形状づけることができる。ただ相違点として、ソースは、ＦＥＤ１０４のアノード９０２に結合しない、その代わりに、７ノード９０２が、十分な距離まで伸びて、ＦＥＴ２０１のゲート金屑９０１に電気的に結合する。

第９Ｃ図は、ＦＥＤアノード対ＦＥＴゲート配置の第２の実施例９００冨を示す０本実施例では、ＦＥＤ　Ｉ　Ｑ４は、第８Ｃ図に関して上記したように形成できる。ＦＥＴ２０１は、第２Ｂ図に関して上記したように形成できる。ただ上記の両実施例についての例外は、ＦＥＴゲート金ｊｌｉ９０１がＦＥＤアノード９０２へと直接に電気的に結合していることである。

ＦＥＤアノード対ＦＥＴソース配置第１０Ａ図は、ＦＥＤ１０４の概略図１０００である、ＦＥＤ１０４のアノード９０２は、ＦＥＴ２０１のソース２０２へと直接に結合している。

第１ＱＢ図は、ＦＥＤアノード対ＦＥＴソース配置の第１の実施例１０００’を示す。本実施例では、ＦＥＤ１０４は、第７Ｂ図に関して上記したような平坦構造である。ＦＥＴ２０１は、第４Ｃ図に間して上記したように形成可能である。

ただ相違点として、本実施例では、ＦＥＴ２０１のソース２０２が、ＦＥＤ１０４のアノード９Ｑ２に電気的に接触するよう位置付けられている。

第１０ｃｒＭは、ＦＥＤ７／−ド対ＦＥＴ７−ス配置の第２の実施例１０００” を示す０本実施例では、ＦＥＤ１０４は、第７Ｃ図に関して上記したように形状づけることができる。ＦＥＴ２０１は、第２Ｂ図に関して上記したように形状づけることができる。ただ相違点として、本実施例では、ＦＥＴソース２０２がＦＥＤアノード９０２に電気的に結合している。

ＪＩＱＤ図は、ＦＥＤアノード対ＦＥＴソース配置の第３の実施例１０００”を示す１本実施例では、ＦＥＤは、第７Ｄ図に関し上記したように形状づけることができる。ＦＥＴ２０１は、第１ｏｃａに関して上記したように形状づけることができ、それにより、ＦＥＴソース２０２はＦＥＤアノード９０２へと電気的に結合（９０６）される。

ＦＥＤアノード対多重バイポーラトランジスタベース配置第１１Ａ５ｉｉ１は、ＦＥＤアノード対バイポーラトランジスタベース配置の第４の実施例７００’を示す０本実施例では、ＦＥＤアノード７０４は、？Ｉｆｉのバイポーラトランジスタ１０１のベース７０１へと結合している。そのような回路は、上記の物理的実施例の何れかにより。

ＦＥＤアノード対多重バイポーラトランジスタエミッタ配置第１１Ｂ図は、ＦＥＤアノード対バイボーラトランジスタエミック配置の第４の実施例８００４を示す１本実施例では、ＦＥＤアノード７０４は、複数のバイポーラトランジスタ１０１のエミッタに結合されている。その・ような回路は、上記の物理的実施例の何れかにより、一対パッケージ内に物理的に組み込むことが可能である。

ＦＥＤアノード対多重ＦＥＴゲート配置第１２Ａ図は、ＦＥＤアノード対ＦＥＴゲート配置の第３の実施例９００″を示す６本実施例では、ＦＥＤアノード９０は、複数のＦＥＴゲート金ｆｆ１９０１に結合する。そのような回路は、上記の物理的実施例の何れかにより、一対パッケージ内に物理的に組み込むことが可能である。

ＦＥＤアノード対多重ＦＥＴソース配置第１２Ｂ図は、ＦＥＤアノード対ＦＥＴソース配置の第４の実施例ｔｏｏｏ’を示す０本実施例では、ＦＥＤアノード９０２は、複数のＦＥＴソース２０２に結合する。そのような回路は、上記の物理的実施例の何れかにより、一対パッケージ内に物理的に組み込むことが可能要約書電界放出デバイスと、電界効果トランジスタやバイポーラトランジスタなどの制御しまたは制御される非電界放出デバイスとを、一体的に岨み合わせた電子装置、電界放出デバイスの実施例としては、実質的に平坦に方向づけられな電極と、円錐型エミッタを有する非平坦構造と、倒立エミッタ構造とを含むようになっている。

国際調査報告

Claims

【特許請求の範囲】

１．冷陰極電界放出デバイス；および該冷陰極電界放出デバイスに一体的に形成される非電界放出能動デバイスから成り、前記冷陰極電界放出デバイスが非電界放出能動デバイスに着動的に結合していることを特徴とする電子装置。
２．請求項１に記載された装置であって：前記非電界放出能動デバイスがバイポーラトランジスタから成ることを特徴とする装置。
３．請求項２に記載された装置であって：前記冷陰極電界放出デバイスが、少なくとも部分的にバイポーラトランジスタにより動作制御されていることを特徴とする装置。
４．請求項２に記載された装置であって：前記バイポーラトランジスタが、少なくとも部分的に冷陰極電界放出デバイスにより動作制御されていることを特徴とする装置。
５．請求項１に記載された装置であって：前記非電界放出能動デバイスが電界効果トランジスタから成る装置。
６．請求項５に記載された装置であって：前記冷陰極電界放出デバイスが、少なくとも部分的に電界効果トランジスタにより動作制御されていることを特徴とする装置。
７．請求項６に記載された装置であって：前記電界効果トランジスタが、少なくとも部分的に、冷陰極電界放出デバイスにより動作制御れていることを特徴とする装置。
８．請求項１に記載された装置であって：前記冷陰極電界放出デバイスが、、少なくとも部分的に、非電界放出半導体デバイスにより動作制御されていることを特徴とする装置。