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JPH0447983Y2 - - Google Patents

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Publication number
JPH0447983Y2
JPH0447983Y2 JP1986170419U JP17041986U JPH0447983Y2 JP H0447983 Y2 JPH0447983 Y2 JP H0447983Y2 JP 1986170419 U JP1986170419 U JP 1986170419U JP 17041986 U JP17041986 U JP 17041986U JP H0447983 Y2 JPH0447983 Y2 JP H0447983Y2
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JP
Japan
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fiber
semiconductor substrate
fiber holder
laser diode
alignment
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JP1986170419U
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JPS6375063U (ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

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  • Solid State Image Pick-Up Elements (AREA)

Description

【考案の詳細な説明】 以下の順序に従つて本考案を説明する。
A 産業上の利用分野 B 考案の概要 C 従来技術[第6図、第7図] D 考案が解決しようとする問題点 E 問題点を解決するための手段 F 作用 G 実施例[第1図乃至第5図] H 考案の効果 (A 産業上の利用分野) 本考案は光集積回路、特にモニター用フオトダ
イオード等が形成されたプレーナ半導体基板表面
の一部にレーザダイオードをボンデイングし、そ
のレーザダイオードと光フアイバとをプレーナ半
導体基板表面上にて光結合した光集積回路に関す
る。
(B 考案の概要) 本考案は、プレーナ半導体基板表面上のレーザ
ダイオードと光フアイバとを光結合した光集積回
路において、 小型化、集積化を図り、且つ低コストで光結合
効率を高くするための位置決めができるようにす
るため、 光フアイバとプレーナ半導体基板表面上のレー
ザダイオードとの間の光結合を、光フアイバの端
部をフアイバホルダを用いてプレーナ半導体基板
表面上に固定することによりプレーナ半導体基板
表面上にて行うこととし、フアイバホルダに設け
た位置合せ用指標と半導体基板に設けた位置合せ
用指標との位置合わせによつて光フアイバのレー
ザダイオードに対する位置を位置決めして光結合
効率を高くするようにしたものである。
(C 従来技術)[第6図、第7図] EOモジユール(Electro−Optical module)
の従来の構造例として第6図、第7図に示すもの
がある。第6図に示すものはコネクタ型と称され
るものであり、発光素子aを気密封止したパツケ
ージbと光フアイバcとをレセプタクルdによつ
て連結して光結合したものである。eはパツケー
ジbの頭部に形成されたガラス窓、fは集束性ロ
ツドレンズであり、発光素子aから出射された光
は上記窓eを通り、集束性ロツドレンズfにより
集束されたうえで光フアイバcに入射される。
第7図に示すものはピグテイル型と称されるも
のであり、同図において、gはステム、hは電極
膜(+)iを介してステムgの中央部上にペレツ
トボンデイングされた発光素子で、上向きに光を
発生する。jは中央部にフアイバ貫通孔kを有す
るキヤツプで、該フアイバ貫通孔kに光フアイバ
lが金属スリーブmを介して挿入されている。該
金属スリーブmとキヤツプjとの間、そして金属
スリーブmと光フアイバlとキヤツプjとの間が
樹脂nによつて固定されており、光フアイバlの
先端面は発光素子hに臨まされている。
(D 考案が解決しようとする問題点) ところで、第6図、第7図に示したEOモジユ
ールによれば、光結合効率の制御が非常に難し
い。即ち、光結合効率は光学系の定数(レンズの
NA)とアラメント精度によつて決まり、組立段
階で光結合効率を良くするにはアラメント精度を
良くすることが必要であるが、アラメント精度は
第6図、第7図に示したモジユール構造の場合モ
ジユールを構成する各部材の仕上げ精度で略決ま
り、調整によつてアラメント精度を左右できる余
地はきわめて小さい。そして、発光素子としてレ
ーザダイオードを用い、レーザビームを光フアイ
バによつて導光するような場合、普通±3〜4μm
の精度で位置決めしなければ充分な光結合効率が
得られないが、部材の仕上げ精度は±3〜4μmま
で高くすることはほとんど不可能である。従つ
て、光結合効率を充分に高くすることは非常に難
しく、コストがかかるという問題があつた。
また、第6図、第7図に示すモジユールは決し
て小さいものではないが、その内部には発光素子
a,hと光フアイバc,lの先端部しか収納され
ていない。しかし、発光素子としてレーザダイオ
ードを用いるような場合半導体装置のレーザダイ
オードの出力を一定にするためにモニター用フオ
トダイオード及びAPC(Automatic Power
Control)回路が必要であり、これらをモジユー
ル内に収納することとすればEOモジユールは更
に大型化してしまうことになる。これは装置の小
型化という要請に応えるのを阻む要因になり、問
題となつていた。
本考案はこのような問題点を解決すべく為され
たものであり、小型化、高集積化を図ることがて
き光結合効率を高くするための位置決めを高精度
で行うことができる光集積回路を提供することを
目的とするものである。
(E 問題点を解決するための手段) 本考案光集積回路は上記問題点を解決するた
め、光フアイバとプレーナ半導体基板表面上のレ
ーザダイオードとの間の光結合を、光フアイバの
端部をフアイバホルダを用いてプレーナ半導体基
板表面上に固定することによりプレーナ半導体基
板表面上にて行うこととし、フアイバホルダに設
けた位置合せ用指標と半導体基板に設けた位置合
せ用指標との位置合わせによつて光フアイバのレ
ーザダイオードに対する位置を位置決めできるよ
うにしたことを特徴とするものである。
(F 作用) 本考案光集積回路によれば、モニター用フオト
ダイオード等が形成されレーザダイオードがボン
デイングされたプレーナ半導体基板表面に光フア
イバの端部をフアイバホルダを用いて固定するの
で、モニター用フオトダイオード、レーザダイオ
ード、光フアイバの端部を非常に狭いところに配
置できる。特に、APC回路が必要な場合、その
APC回路はプレーナ半導体基板内に形成するこ
とができるので、装置の大型化を伴うことなく
APC回路を設けることもできる。従つて、装置
の集積度を非常に高くすることができる。
また、レーザダイオードに対する光フアイバの
位置決めはプレーナ半導体基板の表面に固定する
フアイバホルダのプレーナ半導体基板に対する位
置決めをすることによつて行うことができ、そし
て、フアイバホルダのプレーナ半導体基板に対す
る位置決めは、プレーナ半導体基板表面に形成し
た位置合せ用指標とフアイバホルダ表面に形成し
た位置合せ用指標とを位置合せすることにより行
うことができる。しかも、位置合せ用指標はリソ
グラフイ技術を駆使して非常に高精度に形成する
ことができる。従つて、レーザダイオードと光フ
アイバとの間の位置決めをきわめて高精度に行う
ことができ、延いては光結合効率を非常に高くす
ることができる。
(G 実施例)[第1図乃至第5図] 以下、本考案光集積回路を図示実施例に従つて
詳細に説明する。
第1図乃至第3図は本考案光集積回路の一つの
実施例を説明するためのものであり、第1図は斜
視図、第2図は分解斜視図、第3図は第1図の3
−3線に沿う断面図である。
図面において、1はシリコンSiからなるプレー
ナ半導体基板、2は半導体基板1の一部領域にお
いて表面部に形成されたモニター用フオトダイオ
ード、3はモニター用フオトダイオード2による
検出の結果に基づいて後述するレーザダイオード
の出力を一定の値を保つようにコントロールする
APC回路、4,4,……はAPC回路3から電極
を引き出すためのボンデイングパツドで、そのう
ちの一つ4aはレーザダイオードをAPC回路3
と接続するボンデイングパツドである。5,5,
……は配線膜である。
半導体基板1はAPC回路3やモニター用フオ
トダイオード2を構成する半導体領域6が表面部
に選択的に形成されている。そして、基板1の表
面上にはシリコン酸化膜7やアルミニウム配線膜
5が形成され、更にそれ等の表面上には表面平坦
化用の絶縁膜8が全面的に形成されている。
9はレーザダイオードで、モニター用フオトダ
イオード2の稍前側にて半導体基板1上にチツプ
ボンデイングされており、レーザダイオード9の
後端面からと前端面からレーザ光を発射する。1
0はレーザダイオード9の上側電極とボンデイン
グパツド4aとの間を接続するコネクト線であ
る。
11はレーザダイオード9の前端面から出射さ
れたレーザ光を導光する光フアイバ、12はそれ
のコアガラス、13はクラツドガラスである。
14はフアイバホルダで、例えばシリコンSiか
らなり、その下面の略中央には下面を二分するよ
うに断面形状V字状の溝15が形成されている。
そして、該溝15に光フアイバ11の光入射端部
が嵌つた状態で接着剤16によりフアイバホルダ
14に固着されている。そして、フアイバホルダ
14が半導体基板1のフアバ取付領域21に接着
剤16により固着されている。接着剤16として
はUV光で硬化する樹脂等を用いる。該フアイバ
ホルダ14の固着の際の位置決め、具体的にはフ
アイバホルダ14のレーザダイオード9のボンデ
イング位置に対する相対的な位置の位置決めは、
半導体基板1の表面に予め形成しておいた位置合
せ用指標17,17,……17′とフアイバホル
ダ14の上面に形成しておいた位置合せ用指標1
8,18との対応するものどうしの位置が合うよ
うにフアイバホルダ14の位置を調整することに
よつて行う。そして、この位置決めによつて光フ
アイバ11の光入射端面がレーザダイオード9の
レーザ光を出射する前端面の光出射部に臨まされ
るのである。尚、19,19,19′はレーザダ
イオード9を半導体基板1上にチツプボンデイン
グするにあたつて用いる位置合せ用指標であり、
上側から見て位置合せ用指標19,19間を結ぶ
1直線上にレーザダイオード9の前端面が位置
し、上記位置合せ用指標17′と19′間を結ぶ1
直線上にレーザダイオード9のストライプ20が
位置するようにレーザダイオード9の位置を調整
したうえでボンデイングする。半導体基板1上の
位置合せ用指標17,17,……17′,19,
19,19′は、半導体基板1表面にフオトリソ
グラフイ技術を駆使して絶縁膜を所望位置に形成
することによつて、あるいは表面の絶縁膜8を選
択的に除去することによつてつくることができ、
その位置合せ用指標の位置は非常に高精度に規定
することができる。また、シリコンからなる光フ
アイバ11上の位置合せ用指標18,18,……
はシリコン表面にフオトエツチングにより凹部を
形成することによりあるいはシリコン表面にシリ
コンナイトライド膜、シリコン酸化膜等の絶縁膜
を形成し、該絶縁膜にフオトエツチングにより凹
部を形成することによりつくることができ、その
位置もやはり高精度に規定することができる。そ
して、このように高精度に位置決めされた位置合
せ用指標17,17,……17′と18,18,
……とを位置合せの基準とすることによつてフア
イバホルダ14のプレーナ半導体基板1に対する
位置決めをきわめて高精度に行うことがてき、延
いてはフアイバホルダ14に保持された光フアイ
バ11とレーザダイオード9との間の位置合せも
きわめて高精度に行うことができ、光結合効率を
良好にすることができるのである。
そして、フアイバホルダ14は本実施例におい
ては遮光性を有するシリコンSiを材料として形成
されており、そして、フアイバホルダ14が
APC回路3を覆うようにされている。従つて、
モニター用フオトダイオードからの光が漏れて
APC回路3内に帰還してしまうことをフアイバ
ホルダ14によつて防止することができる。この
点について詳しく説明すると、APC回路3には
いくつかのPN接合が存在し、そのうち逆方向の
電圧を受けるPN接合は光を受けるとフオトダイ
オードとして動作する可能性がある。従つて、そ
のPN接合にレーザダイオード9からのレーザ光
が入射するとそのレーザ光は光電変換されて電気
的な信号のような形でAPC回路3に入り込んで
しまう虞れがある。これは好ましくないので、で
きるだけレーザダイオード9からのレーザ光が
APC回路3に入り込まないようにすることが望
ましいのであるが、フアイバホルダ14としてシ
リコンSiのように透明でないものを使用し、その
フアイバホルダ14によつてAPC回路3上を覆
うこととすればそのフアイバホルダ14にレーザ
ダイオード9からのレーザ光のAPC回路3への
漏光を防止する役割を担わせることができる。
尚、フアイバホルダ14にこのように遮光の役割
を担わせる場合においてその材料としてシリコン
Siに限らず例えばセラミツク等を使用することも
可能である。
上記実施例においてはフアイバホルダ14にレ
ーザダイオード9とAPC回路3との間の遮光の
役割をも担わせていたが、その役割を半導体基板
1の表面に形成された膜、例えば平坦化用の絶縁
膜8に担わせるようにしても良いことはいうまで
もない。そして、そのようにした場合にはフアイ
バホルダ14として透明なものを用いることがで
きることになる。このようにフアイバホルダ14
として透明なものを使用することとした場合に
は、半導体基板1のフアイバ取付領域21内に位
置合せ用指標17,17,……17′を形成する
ことがてき、延いては位置合せ用指標17,1
7,……17′を上側から見てフアイバホルダ1
4の表面に形成された位置合せ用指標18,1
8,……と重なり合い得る位置に設けることがで
きる。従つてより高精度な位置合せができる。と
いうのは、上記の図示実施例によればフアイバホ
ルダ14として不透明なものが用いられていたの
で半導体基板位置上の位置合せ用指標17,1
7,……17′はすべてフアイバ取付領域21か
ら食み出た領域に設けざるを得ず位置合せの際に
は上側から顕微鏡で見て位置合せ用指標17,1
7,……17′とフアイバホルダ14表面の位置
合せ用指標18,18,……との対応するものど
うしが最も接近した状態になつたと判断したとき
位置合せが為されたものみなす位置合せ方法を採
らざるを得なかつた。従つて、位置合せ誤差が生
じる余地が少しはあるといえる。しかし、フアイ
バホルダ14として透明なものを用いた場合には
位置合せ用指標17,17,……17′を上側か
ら見てフアイバホルダ14の表面の位置合せ用指
標18,18,……と重なり合い得る位置に設け
ることができ、位置合せ用指標17,17,……
17′と位置合せ用指標18,18,……とが完
全に重なり合い1つの指標に見えたとき位置合せ
が為されたとみなす位置合せ方法を採り得る。従
つて、誤差のほとんどない非常に高精度な位置合
せを実現することができる。
第3図は本考案光集積回路のフアイバホルダの
変形例14aを示すものである。該フアイバホル
ダ14aはV字状の溝ではなく断面矩形状の溝1
5aを有する点で第1図乃至第3図に示した実施
例のフアイバホルダ14と異なつているが、それ
以外の点では異なつていない。そして、フアイバ
ホルダ14のV字状の溝15は異方性エツチング
により形成することができるのに対し、該フアイ
バホルダ14aの断面矩形状の溝15aは異方性
エツチングによつて形成することもできるし、ソ
ーを用いたハーフカツテイングによつて形成する
こともできる。
尚、光フアイバ11は第1図乃至第3図に示し
た実施例においては光入射端面が軸と垂直に切断
され、レンズが設けられていなかつた。しかし、
光結合効率を良くするため、第5図に示すように
先端を球状にし、その球状部12aにレンズ機能
を持たせるようにした光フアイバ11aを用いて
も良いことはいうまでもない。
また、光フアイバとしては先端に球状部を持た
ないものを用い、光フアイバの先端側に集束性ロ
ツドレンズを設けて光結合効率を高めるようにし
ても良い。
このように本考案は種々の態様で実施すること
ができ、多くのバリエーシヨンが有り得る。
(H 考案の効果) 以上に述べたように、本考案光集積回路は、モ
ニター用フオトダイオード等が形成されたプレー
ナ半導体基板表面の一部にレーザダイオードがボ
ンデイングされ、上記半導体基板表面の上記レー
ザダイオードの光出射面側に設けられたフアイバ
取付領域の近傍乃至内部に位置合せ用指標が形成
され、上記フアイバ取付領域に光フアイバの端部
が上記位置合せ用指標と対応する位置合せ用指標
が形成され裏面にフアバ保持溝を有するフアイバ
ホルダのそのフアイバ保持溝に嵌合され、その状
態でフアバホルダが上記半導体基板とフアイバホ
ルダの位置合せ用指標の互いに対応するものどう
しの位置が合うように位置決めして上記半導体基
板のフアバ取付領域に裏面にて固定されたことを
特徴とする。
従つて、本考案光集積回路によれば、モニター
用フオトダイオード等が形成されレーザダイオー
ドがボンデイングされたプレーナ半導体基板表面
にフアイバホルダを用いて直接的に固定するの
で、モニター用フオトダイオード、レーザダイオ
ード、光フアイバの端部を非常に狭いところに配
置できる。特に、APC回路が必要な場合、その
APC回路はプレーナ半導体基板内に形成するこ
とができるので、装置の大型化を伴うことなく
APC回路を設けることができる。従つて、装置
の集積度を非常に高くすることができる。
また、レーザダイオードに対する光フアイバの
位置決めはプレーナ半導体基板の表面に固定する
フアイバホルダのプレーナ半導体基板に対する位
置決めをすることによつて行うことができ、そし
て、フアイバホルダのプレーナ半導体基板に対す
る位置決めは、プレーナ半導体基板表面に形成し
た位置合せ用指標とフアイバホルダ表面に形成し
た位置合せ用指標とを位置合せすることにより行
うことができ、しかも、位置合せ用指標はリソグ
ラフイ技術を駆使して非常に高精度に形成するこ
とができる。従つて、レーザダイオードと光フア
イバとの間の位置決めをきわめて高精度に行うこ
とができ、延いては光結合効率を非常に高くする
ことができる。
【図面の簡単な説明】
第1図乃至第3図は本考案光集積回路の一つの
実施例を説明するためのもので、第1図は斜視
図、第2図は分解斜視図、第3図は第1図の3−
3線に沿う断面図、第4図は本考案光集積回路の
フアイバホルダの変形例を示す断面図、第5図は
光フアイバの別の例を示す断面図、第6図は第1
の従来例であるEOモジユールの斜視図、第7図
は第2の従来例であるEOモジユールの断面図で
ある。 符号の説明、1……プレーナ半導体基板、2…
…モニター用フオトダイオード、9……レーザダ
イオード、11,11a……光フアイバ、14,
14a……フアイバホルダ、15,15a……フ
アイバ保持溝、17,18……位置合せ用指標、
21……フアイバ取付領域。

Claims (1)

  1. 【実用新案登録請求の範囲】 モニター用フオトダイオード等が形成されたプ
    レーナ半導体基板表面の一部にレーザダイオード
    がボンデイングされ、 上記半導体基板表面の上記レーザダイオードの
    光出射面側に設けられたフアイバ取付領域の近傍
    乃至内部に位置合せ用指標が形成され、 光フアイバの端部が、上記位置合せ用指標と対
    応する位置合せ用指標が形成され裏面にフアイバ
    保持溝が形成されたフアイバホルダのそのフアイ
    バ保持溝に嵌合され、 上記フアイバホルダが半導体基板とフアイバホ
    ルダの位置合せ用指標の互いに対応するものどう
    しの位置が合うように位置決めして上記半導体基
    板のフアイバ取付領域に裏面にて固定されたこと
    を特徴とする光集積回路。
JP1986170419U 1986-11-06 1986-11-06 Expired JPH0447983Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1986170419U JPH0447983Y2 (ja) 1986-11-06 1986-11-06

Applications Claiming Priority (1)

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JP1986170419U JPH0447983Y2 (ja) 1986-11-06 1986-11-06

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Publication Number Publication Date
JPS6375063U JPS6375063U (ja) 1988-05-19
JPH0447983Y2 true JPH0447983Y2 (ja) 1992-11-12

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ID=31105133

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JP1986170419U Expired JPH0447983Y2 (ja) 1986-11-06 1986-11-06

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU7336596A (en) 1995-10-27 1997-05-15 Hoya Corporation Optical fiber fixing member and method of production thereof
JP5847473B2 (ja) * 2011-07-21 2016-01-20 シチズンホールディングス株式会社 光モジュール

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JPS6375063U (ja) 1988-05-19

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