JPH0445856B2 - - Google Patents
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- Publication number
- JPH0445856B2 JPH0445856B2 JP62045881A JP4588187A JPH0445856B2 JP H0445856 B2 JPH0445856 B2 JP H0445856B2 JP 62045881 A JP62045881 A JP 62045881A JP 4588187 A JP4588187 A JP 4588187A JP H0445856 B2 JPH0445856 B2 JP H0445856B2
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- JP
- Japan
- Prior art keywords
- output
- bit
- circuit
- adder
- adder circuit
- Prior art date
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Links
- 125000004122 cyclic group Chemical group 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 3
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Description
【発明の詳細な説明】
(a) 産業上の利用分野
この発明は符号（正または負）の特定しない２
つの２進データを加算する加算回路に関し、時に
巡回形のデジタルフイルタなどに好適な加算回路
に関する。
つの２進データを加算する加算回路に関し、時に
巡回形のデジタルフイルタなどに好適な加算回路
に関する。
(b) 従来の技術および発明が解決しようとする問
題点 従来の加算回路では入力された２つの２進デー
タを単に加算していただけであつたために、加算
出力がオーバーフローしたりアンダーフローした
場合に加算出力の符号（正または負）が反転し、
加算結果が大きく変化するという問題があつた。
たとえば４ビツト加算器では、“0111”（＋７）と
“1100”（−４）を加算器に与えると加算出力が
“0011”（＋３）となつて加算結果に問題を生じる
ことがないが、“0111”（＋７）と“0001”（＋１）
とを加算すると加算出力が“1000”（−８）とな
り加算結果にオーバーフローを生じてしまう。ま
た、“1001”（−７）と“1110”（−２）とを加算
すると“0111”（＋７）となりアンダーフローを
生じてしまう。すなわち４ビツトの加算回路では
第５図に示すような特性となり、図のq1およびq2
点おいて加算結果が大きく変化するために加算回
路として望ましいものではなかつた。またこのよ
うな問題を解決するために加算回路のビツト数を
入力データのビツト数よりも１ビツト分増やし、
加算結果にオーバーフローやアンダーフローが生
じないようにする方法も提案されているが、加算
回路を巡回形のデジタルフイルタなどに使用する
場合には回路内で加算結果の積算が生じるため
に、加算回路の余分なビツト数を相当に大きくし
ない限りいずれオーバーフローやアンダーフロー
の生じる可能性があつた。
題点 従来の加算回路では入力された２つの２進デー
タを単に加算していただけであつたために、加算
出力がオーバーフローしたりアンダーフローした
場合に加算出力の符号（正または負）が反転し、
加算結果が大きく変化するという問題があつた。
たとえば４ビツト加算器では、“0111”（＋７）と
“1100”（−４）を加算器に与えると加算出力が
“0011”（＋３）となつて加算結果に問題を生じる
ことがないが、“0111”（＋７）と“0001”（＋１）
とを加算すると加算出力が“1000”（−８）とな
り加算結果にオーバーフローを生じてしまう。ま
た、“1001”（−７）と“1110”（−２）とを加算
すると“0111”（＋７）となりアンダーフローを
生じてしまう。すなわち４ビツトの加算回路では
第５図に示すような特性となり、図のq1およびq2
点おいて加算結果が大きく変化するために加算回
路として望ましいものではなかつた。またこのよ
うな問題を解決するために加算回路のビツト数を
入力データのビツト数よりも１ビツト分増やし、
加算結果にオーバーフローやアンダーフローが生
じないようにする方法も提案されているが、加算
回路を巡回形のデジタルフイルタなどに使用する
場合には回路内で加算結果の積算が生じるため
に、加算回路の余分なビツト数を相当に大きくし
ない限りいずれオーバーフローやアンダーフロー
の生じる可能性があつた。
この発明の目的は、オーバーフローやアンダー
フローが生じるのを防ぎ、加算出力が極端に変化
することのない加算回路を提供することにある。
フローが生じるのを防ぎ、加算出力が極端に変化
することのない加算回路を提供することにある。
(c) 問題点を解決するための手段
この発明は、最上位ビツトを符号ビツトとする
２つの２進データを加算する加算回路において、 それぞれｎ（ｎは２以上の整数）ビツトの２つ
のデイジタルデータの同一ビツト目の２つのビツ
ト信号と下位ビツトからのキヤリーを入力し、加
算結果を出力するｎ個の加算回路と、 最上位ビツトの加算回路の出力を反転するイン
バータと、最上位ビツトの加算回路に入力される
２つのビツト信号と前記インバータの出力信号を
それぞれ入力するオアゲートおよび第１のナンド
ゲート、さらに前記オアゲートと第１のナンドゲ
ートを入力する第２のナンドゲートからなる判定
回路と、 前記判定回路の出力が論理０であるとき、前記
ｎ個の加算回路の出力レベルを１〜ｎビツト目の
出力部にそのまま導き、前記判定回路の出力が論
理１であるとき、最上位ビツトの加算回路の出力
を反転して、ｎビツト目の出力部に導くととも
に、最上位ビツトの加算回路の出力レベルを１〜
（ｎ−１）ビツト目の出力部に導く出力ゲート回
路からなる。
２つの２進データを加算する加算回路において、 それぞれｎ（ｎは２以上の整数）ビツトの２つ
のデイジタルデータの同一ビツト目の２つのビツ
ト信号と下位ビツトからのキヤリーを入力し、加
算結果を出力するｎ個の加算回路と、 最上位ビツトの加算回路の出力を反転するイン
バータと、最上位ビツトの加算回路に入力される
２つのビツト信号と前記インバータの出力信号を
それぞれ入力するオアゲートおよび第１のナンド
ゲート、さらに前記オアゲートと第１のナンドゲ
ートを入力する第２のナンドゲートからなる判定
回路と、 前記判定回路の出力が論理０であるとき、前記
ｎ個の加算回路の出力レベルを１〜ｎビツト目の
出力部にそのまま導き、前記判定回路の出力が論
理１であるとき、最上位ビツトの加算回路の出力
を反転して、ｎビツト目の出力部に導くととも
に、最上位ビツトの加算回路の出力レベルを１〜
（ｎ−１）ビツト目の出力部に導く出力ゲート回
路からなる。
(d) 作用
この発明に係る加算回路では、最上位ビツトの
入力データを加算し、さらにその加算結果と最上
位ビツトへの入力データに基づいて加算出力がオ
ーバーフローするかアンダーフローするかを判定
する。２つの２進データを加算してオーバーフロ
ーまたはアンダーフローする場合は、２つのデー
タの符号ビツトが同一である場合に限る。２つの
データの符号が異なつている場合にはオーバーフ
ローやアンダーフローを生じることがない。さら
に２つのデータの符号が同一であつても最上位ビ
ツト（符号ビツト）の加算結果によつてはオーバ
ーフローやアンダーフローの生じないことがあ
る。たとえば、２つの入力データが共に負である
場合、最上位ビツトの加算結果が負を表す“１”
となつたときには、アンダーフローを生じない。
また２つのデータが共に正である場合、最上位ビ
ツトが正を表す“０”となつたときにはオーバー
フローを生じない。すなわちオーバーフローは第
２図のCASE1の場合にのみ生じ、アンダーフロ
ーは同図のCASE2の場合にのみ生じる。
入力データを加算し、さらにその加算結果と最上
位ビツトへの入力データに基づいて加算出力がオ
ーバーフローするかアンダーフローするかを判定
する。２つの２進データを加算してオーバーフロ
ーまたはアンダーフローする場合は、２つのデー
タの符号ビツトが同一である場合に限る。２つの
データの符号が異なつている場合にはオーバーフ
ローやアンダーフローを生じることがない。さら
に２つのデータの符号が同一であつても最上位ビ
ツト（符号ビツト）の加算結果によつてはオーバ
ーフローやアンダーフローの生じないことがあ
る。たとえば、２つの入力データが共に負である
場合、最上位ビツトの加算結果が負を表す“１”
となつたときには、アンダーフローを生じない。
また２つのデータが共に正である場合、最上位ビ
ツトが正を表す“０”となつたときにはオーバー
フローを生じない。すなわちオーバーフローは第
２図のCASE1の場合にのみ生じ、アンダーフロ
ーは同図のCASE2の場合にのみ生じる。
したがつて本発明の加算回路では、入力Ａデー
タと入力Ｂデータおよび最上位ビツト加算結果に
基づいて同図のCASE1に該当するかCASE2に該
当するかを判定する。そしてCASE1に該当する
場合には図のように加算出力を“0111…１”に設
定する。すなわち正の最大値に設定する。また
CASE2に該当する場合には加算出力を“1000…
０”に設定する。すなわち負の最大値に設定す
る。この結果この加算回路の特性は第３図に示す
ようになる。すなわち第５図に示すq1、q2を越
える領域では正または負の最大値に固定される。
このため加算出力の誤差が極端に大きくなるのを
防止することができる。
タと入力Ｂデータおよび最上位ビツト加算結果に
基づいて同図のCASE1に該当するかCASE2に該
当するかを判定する。そしてCASE1に該当する
場合には図のように加算出力を“0111…１”に設
定する。すなわち正の最大値に設定する。また
CASE2に該当する場合には加算出力を“1000…
０”に設定する。すなわち負の最大値に設定す
る。この結果この加算回路の特性は第３図に示す
ようになる。すなわち第５図に示すq1、q2を越
える領域では正または負の最大値に固定される。
このため加算出力の誤差が極端に大きくなるのを
防止することができる。
(e) 実施例
第１図はこの発明の実施例であるｎビツトの加
算回路を示している。
算回路を示している。
入力されるｎビツトの２進データＡ、Ｂはビツ
トごとに加算器１に入力されここで加算される。
各ビツトの加算結果にキヤリー（桁上げ信号）が
発生すれば、そのキヤリーが一つ上位の桁の加算
器１に対して加算すべきデータとして入力され
る。最上位ビツト（ｎビツト）の加算結果に生じ
たキヤリーは無視される。各加算器１の加算結果
は第１の出力ゲート２を介して出力される。最上
位ビツトの加算結果および最上位ビツトへの入力
データAn、Bnは判定回路３に出力される。この
判定回路３では、上記第２図に示すCASE1およ
びCASE2の状態が発生したかどうかを判定する。
CASE1またはCASE2のいずれかの状態（オーバ
ーフロー状態またはアンダーフロー状態）が発生
した場合には、ナンドゲートNANDを“Ｈ”に
設定し、それ以外は“Ｌ”に設定する。NAND
の出力はインバータINV１を介して第２の出力
ゲート４のゲート制御端子に供給される。また最
上位ビツトの加算結果は、最上位ビツトに関して
はインバータINV２で反転されて出力ゲート４
に導かれ、それ以外のビツトについては直接出力
ゲート４に導かれる。上記インバータINV１，
INV２および出力ゲート３は、第２図のCASE1
およびCASE2の場合に、同図に示す加算出力す
なわち正の最大値または負の最大値を出力する
正、負最大値設定回路５を構成する。
トごとに加算器１に入力されここで加算される。
各ビツトの加算結果にキヤリー（桁上げ信号）が
発生すれば、そのキヤリーが一つ上位の桁の加算
器１に対して加算すべきデータとして入力され
る。最上位ビツト（ｎビツト）の加算結果に生じ
たキヤリーは無視される。各加算器１の加算結果
は第１の出力ゲート２を介して出力される。最上
位ビツトの加算結果および最上位ビツトへの入力
データAn、Bnは判定回路３に出力される。この
判定回路３では、上記第２図に示すCASE1およ
びCASE2の状態が発生したかどうかを判定する。
CASE1またはCASE2のいずれかの状態（オーバ
ーフロー状態またはアンダーフロー状態）が発生
した場合には、ナンドゲートNANDを“Ｈ”に
設定し、それ以外は“Ｌ”に設定する。NAND
の出力はインバータINV１を介して第２の出力
ゲート４のゲート制御端子に供給される。また最
上位ビツトの加算結果は、最上位ビツトに関して
はインバータINV２で反転されて出力ゲート４
に導かれ、それ以外のビツトについては直接出力
ゲート４に導かれる。上記インバータINV１，
INV２および出力ゲート３は、第２図のCASE1
およびCASE2の場合に、同図に示す加算出力す
なわち正の最大値または負の最大値を出力する
正、負最大値設定回路５を構成する。
上記の構成で第２図のCASE1およびCASE2に
該当しない場合には判定回路３のNAND出力が
“Ｌ”となり、出力ゲート２が選択される。これ
によつて各ビツトの加算器出力はそのまま出力ゲ
ート２を通過して出力端子SAに現れる。一方判
定回路３が第２図のCASE１またはCASE２に該
当することを判定した場合にはNAND出力が
“Ｈ”となるために出力ゲート４が選択される。
この場合には出力ゲート４の手前にINV２が存
在するのは最終ビツトだけであるために、結局第
２図に示したように出力端子SAに現れる加算結
果は、SASE１の場合“0111…１”となり
CASE2の場合には“1000…０”となる。すなわ
ち第３図に示す特性となる。
該当しない場合には判定回路３のNAND出力が
“Ｌ”となり、出力ゲート２が選択される。これ
によつて各ビツトの加算器出力はそのまま出力ゲ
ート２を通過して出力端子SAに現れる。一方判
定回路３が第２図のCASE１またはCASE２に該
当することを判定した場合にはNAND出力が
“Ｈ”となるために出力ゲート４が選択される。
この場合には出力ゲート４の手前にINV２が存
在するのは最終ビツトだけであるために、結局第
２図に示したように出力端子SAに現れる加算結
果は、SASE１の場合“0111…１”となり
CASE2の場合には“1000…０”となる。すなわ
ち第３図に示す特性となる。
第４図は上記の加算回路を使用して巡回形デジ
タルフイルタを構成した例を示している。この例
では３個の加算回路１０，１１，１２を使用し、
一つのラツチ回路１３を使用している。加算回路
１０の一方の入力端子には加算回路１１の出力を
ラツチするラツチ回路１３の10ビツト分の出力が
帰還し、また加算回路１１にはラツチ回路１３の
すべての出力が帰還している。
タルフイルタを構成した例を示している。この例
では３個の加算回路１０，１１，１２を使用し、
一つのラツチ回路１３を使用している。加算回路
１０の一方の入力端子には加算回路１１の出力を
ラツチするラツチ回路１３の10ビツト分の出力が
帰還し、また加算回路１１にはラツチ回路１３の
すべての出力が帰還している。
上記の加算回路を使用したこのデジタルフイル
タでは、各加算回路の加算結果が第３図のq1、
q2を越えた場合であつてもその時の加算回路の
誤差は第５図に示す場合と比較してかなり小さ
い。しかもある瞬間には加算結果がq1、q2を越
えたとしても、次の加算タイミングには再びq1と
q2の間のリニアー領域に戻るかもしれない。すな
わち巡回形のデジタルフイルタでは加算結果が常
に変動するために、フイルタ全体の特性を考えた
場合第１図に示す加算回路を使用する場合に比べ
て大幅な特性改善を図ることができる。
タでは、各加算回路の加算結果が第３図のq1、
q2を越えた場合であつてもその時の加算回路の
誤差は第５図に示す場合と比較してかなり小さ
い。しかもある瞬間には加算結果がq1、q2を越
えたとしても、次の加算タイミングには再びq1と
q2の間のリニアー領域に戻るかもしれない。すな
わち巡回形のデジタルフイルタでは加算結果が常
に変動するために、フイルタ全体の特性を考えた
場合第１図に示す加算回路を使用する場合に比べ
て大幅な特性改善を図ることができる。
(f) 発明の効果
以上のようにこの発明によれば、オーバーフロ
ー状態やアンダーフロー状態を判定する手段と、
それらの状態を判定した場合に加算出力を正の最
大値または負の最大値に設定する手段を設けるだ
けで加算結果が入力データによつて大きく変化す
るという問題をなくすことができる。
ー状態やアンダーフロー状態を判定する手段と、
それらの状態を判定した場合に加算出力を正の最
大値または負の最大値に設定する手段を設けるだ
けで加算結果が入力データによつて大きく変化す
るという問題をなくすことができる。
第１図はこの発明の実施例である加算回路の回
路図を示す。第２図は同加算回路の動作を説明す
る図であり、第３図は同加算回路の特性図を示
す。第４図はこの発明に係る加算回路を使用した
巡回形のデジタルフイルタの構成図を示す。また
第５図は従来の加算回路（４ビツト加算回路）の
特性図を示している。 ３……判定回路、５……正、負最大値設定回
路。
路図を示す。第２図は同加算回路の動作を説明す
る図であり、第３図は同加算回路の特性図を示
す。第４図はこの発明に係る加算回路を使用した
巡回形のデジタルフイルタの構成図を示す。また
第５図は従来の加算回路（４ビツト加算回路）の
特性図を示している。 ３……判定回路、５……正、負最大値設定回
路。
Claims (1)
- 【特許請求の範囲】 １ 最上位ビツトを符号ビツトとする２つの２進
データを加算する加算回路において、 それぞれｎ（ｎは２以上の整数）ビツトの２つ
のデイジタルデータの同一ビツト目の２つのビツ
ト信号と下位ビツトからのキヤリーを入力し、加
算結果を出力するｎ個の加算回路と、 最上位ビツトの加算回路の出力を反転するイン
バータと、最上位ビツトの加算回路に入力される
２つのビツト信号と前記インバータの出力信号を
それぞれ入力するオアゲートおよび第１のナンド
ゲート、さらに前記オアゲートと第１のナンドゲ
ートを入力する第２のナンドゲートからなる判定
回路と、 前記判定回路の出力が論理０であるとき、前記
ｎ個の加算回路の出力レベルを１〜ｎビツト目の
出力部にそのまま導き、前記判定回路の出力が論
理１であるとき、最上位ビツトの加算回路の出力
を反転して、ｎビツト目の出力部に導くととも
に、最上位ビツトの加算回路の出力レベルを１〜
（ｎ−１）ビツト目の出力部に導く出力ゲート回
路からなる加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045881A JPS63211431A (ja) | 1987-02-27 | 1987-02-27 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045881A JPS63211431A (ja) | 1987-02-27 | 1987-02-27 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211431A JPS63211431A (ja) | 1988-09-02 |
| JPH0445856B2 true JPH0445856B2 (ja) | 1992-07-28 |
Family
ID=12731572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045881A Granted JPS63211431A (ja) | 1987-02-27 | 1987-02-27 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211431A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5038314A (en) * | 1989-11-17 | 1991-08-06 | Digital Equipment Corporation | Method and apparatus for correction of underflow and overflow |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262925A (ja) * | 1985-05-17 | 1986-11-20 | Nec Corp | 演算回路 |
-
1987
- 1987-02-27 JP JP62045881A patent/JPS63211431A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262925A (ja) * | 1985-05-17 | 1986-11-20 | Nec Corp | 演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211431A (ja) | 1988-09-02 |
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