JPH04366923A - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
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- JPH04366923A JPH04366923A JP3143226A JP14322691A JPH04366923A JP H04366923 A JPH04366923 A JP H04366923A JP 3143226 A JP3143226 A JP 3143226A JP 14322691 A JP14322691 A JP 14322691A JP H04366923 A JPH04366923 A JP H04366923A
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- H—ELECTRICITY
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03G15/22—Apparatus for electrographic processes using a charge pattern involving the combination of more than one step according to groups G03G13/02 - G03G13/20
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- G03G15/043—Apparatus for electrographic processes using a charge pattern for exposing, i.e. imagewise exposure by optically projecting the original image on a photoconductive recording material with means for controlling illumination or exposure
- G03G15/0435—Apparatus for electrographic processes using a charge pattern for exposing, i.e. imagewise exposure by optically projecting the original image on a photoconductive recording material with means for controlling illumination or exposure by introducing an optical element in the optical path, e.g. a filter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、補助配線を有する薄膜
トランジスタアレイの製造方法に関する。
トランジスタアレイの製造方法に関する。
【０００２】
【従来の技術】近年、液晶を用いた表示装置においては
、テレビ表示やグラフィックディスプレイなどを指向し
、大容量および高密度などの特性が要求されるようにな
ってきている。このため、クロストークのない高いコン
トラストの表示が必要とされ、各画素の駆動、制御を行
なう手段としてアクティブ素子を用いたアクティブマト
リックス型液晶表示装置の開発、実用化が盛んである。
、テレビ表示やグラフィックディスプレイなどを指向し
、大容量および高密度などの特性が要求されるようにな
ってきている。このため、クロストークのない高いコン
トラストの表示が必要とされ、各画素の駆動、制御を行
なう手段としてアクティブ素子を用いたアクティブマト
リックス型液晶表示装置の開発、実用化が盛んである。
【０００３】このアクティブ素子の代表例としては、透
過型の表示が可能であり、大面積化も容易であり、低温
形成が可能であるなどの理由から、透明絶縁基板上に水
素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いて形
成された薄膜トランジスタがある。
過型の表示が可能であり、大面積化も容易であり、低温
形成が可能であるなどの理由から、透明絶縁基板上に水
素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いて形
成された薄膜トランジスタがある。
【０００４】この薄膜トランジスタの構成を、図２を参
照して説明する。
照して説明する。
【０００５】図２に示すように、ガラスあるいはプラス
ティックからなる基板１上に、ゲート線と一体のゲート
電極２を形成し、このゲート電極２を覆うように基板１
上にたとえば窒化シリコンからなる絶縁膜３を形成する
。この絶縁膜３上には、半導体層としての水素化アモル
ファスシリコン（ａ−Ｓｉ：Ｈ）の活性層４を、絶縁膜
３に対してゲート電極２とは反対面にゲート電極２上に
位置させて形成し、この活性層４上には、ゲート電極２
の上部位置に窒化シリコンからなるエッチングストッパ
５を形成する。さらに、このエッチングストッパ５の上
部に活性層４を覆うように低抵抗半導体としてたとえば
ｎ型の水素化アモルファス膜のオーミックコンタクト層
６を形成する。この後、基板１上に、ＩＴＯ（Ｉｎｄｉ
ｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる表示画素電極７を
形成する。
ティックからなる基板１上に、ゲート線と一体のゲート
電極２を形成し、このゲート電極２を覆うように基板１
上にたとえば窒化シリコンからなる絶縁膜３を形成する
。この絶縁膜３上には、半導体層としての水素化アモル
ファスシリコン（ａ−Ｓｉ：Ｈ）の活性層４を、絶縁膜
３に対してゲート電極２とは反対面にゲート電極２上に
位置させて形成し、この活性層４上には、ゲート電極２
の上部位置に窒化シリコンからなるエッチングストッパ
５を形成する。さらに、このエッチングストッパ５の上
部に活性層４を覆うように低抵抗半導体としてたとえば
ｎ型の水素化アモルファス膜のオーミックコンタクト層
６を形成する。この後、基板１上に、ＩＴＯ（Ｉｎｄｉ
ｕｍ Ｔｉｎ Ｏｘｉｄｅ）からなる表示画素電極７を
形成する。
【０００６】そして、オーミックコンタクト層６上およ
び表示画素電極７の一部に接触するように金属被膜を形
成し、エッチングストッパ５上のオーミックコンタクト
層６および金属被膜をエッチングし、信号線と一体のソ
ース電極８およびドレイン電極９を形成する。
び表示画素電極７の一部に接触するように金属被膜を形
成し、エッチングストッパ５上のオーミックコンタクト
層６および金属被膜をエッチングし、信号線と一体のソ
ース電極８およびドレイン電極９を形成する。
【０００７】そうして、表示画素電極７を除く部分には
、図示しない無機保護膜としての窒化シリコン膜からな
る無機保護膜を形成し、表示画素電極７およびこの無機
保護膜上に液晶配向膜を形成する。
、図示しない無機保護膜としての窒化シリコン膜からな
る無機保護膜を形成し、表示画素電極７およびこの無機
保護膜上に液晶配向膜を形成する。
【０００８】さらに、このように図２に示すような薄膜
トランジスタの上方には、ガラスあるいはプラスティッ
クなどからなる図示しない基板が配設され、この基板上
には透明対向基板および液晶配向膜を順次形成する。そ
して、これらの基板間は、１０μｍ程度の間隔を保って
周囲部が封着され、間隙には液晶が封入される。
トランジスタの上方には、ガラスあるいはプラスティッ
クなどからなる図示しない基板が配設され、この基板上
には透明対向基板および液晶配向膜を順次形成する。そ
して、これらの基板間は、１０μｍ程度の間隔を保って
周囲部が封着され、間隙には液晶が封入される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタアレイの製造方法の場合は、基板サイ
ズが大きくなればなるほど面積効果によって表示エリア
内の欠陥数が増加する。また、基板上のごみは、工程数
が進むほど多くなるため、後の工程になる信号線のパタ
ーニングの欠陥発生を抑制するのが難しく、大型基板に
なるほど信号線のパターニングの歩留まりが低下する問
題を有している。
薄膜トランジスタアレイの製造方法の場合は、基板サイ
ズが大きくなればなるほど面積効果によって表示エリア
内の欠陥数が増加する。また、基板上のごみは、工程数
が進むほど多くなるため、後の工程になる信号線のパタ
ーニングの欠陥発生を抑制するのが難しく、大型基板に
なるほど信号線のパターニングの歩留まりが低下する問
題を有している。
【００１０】具体的には、基板上のごみ・異物などの分
布は一定と考えられるので、たとえば対角１インチの薄
膜トランジスタアレイでは、信号線のショート・断線な
どが皆無である確率をａとすると、面積に応じて確率が
定まる。したがって、１インチの薄膜トランジスタアレ
イの歩留まりを９９．５％と考えても、１０インチの薄
膜トランジスタアレイの場合、確率はａ１００ となる
ので、（０．９９５）１００ ＝約０．６０６となり、
歩留まりは６０．６％と大幅に低下する。したがって、
歩留まりを向上させるためには、たとえば信号線をごみ
などに対して強くしなければならない。
布は一定と考えられるので、たとえば対角１インチの薄
膜トランジスタアレイでは、信号線のショート・断線な
どが皆無である確率をａとすると、面積に応じて確率が
定まる。したがって、１インチの薄膜トランジスタアレ
イの歩留まりを９９．５％と考えても、１０インチの薄
膜トランジスタアレイの場合、確率はａ１００ となる
ので、（０．９９５）１００ ＝約０．６０６となり、
歩留まりは６０．６％と大幅に低下する。したがって、
歩留まりを向上させるためには、たとえば信号線をごみ
などに対して強くしなければならない。
【００１１】本発明は、上記問題点に鑑みなされたもの
で、大型化しても高い歩留まりが得られる薄膜トランジ
スタアレイの製造方法を提供することを目的とする。
で、大型化しても高い歩留まりが得られる薄膜トランジ
スタアレイの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の薄膜トランジス
タアレイの製造方法は、基板上にゲート電極を形成し、
このゲート電極上にゲート絶縁層を形成し、このゲート
絶縁層上に補助配線を形成し、この補助配線形成後に前
記ゲート絶縁層の前記ゲート電極と反対面に半導体層を
形成し、この半導体層上に前記補助配線を覆うようにソ
ース電極を形成し、前記半導体層上にドレイン電極を形
成するものである。
タアレイの製造方法は、基板上にゲート電極を形成し、
このゲート電極上にゲート絶縁層を形成し、このゲート
絶縁層上に補助配線を形成し、この補助配線形成後に前
記ゲート絶縁層の前記ゲート電極と反対面に半導体層を
形成し、この半導体層上に前記補助配線を覆うようにソ
ース電極を形成し、前記半導体層上にドレイン電極を形
成するものである。
【００１３】
【作用】本発明は、半導体層を形成する前に補助配線を
形成するため、この工程は比較的早い時期に行なわれる
ので、欠陥の発生率が低く、また、補助配線形成後に実
際の信号線が形成されるので、いずれかの線に断線があ
っても全体として断線することを防止し歩留まりを向上
する。
形成するため、この工程は比較的早い時期に行なわれる
ので、欠陥の発生率が低く、また、補助配線形成後に実
際の信号線が形成されるので、いずれかの線に断線があ
っても全体として断線することを防止し歩留まりを向上
する。
【００１４】
【実施例】以下、本発明の一実施例を図１を参照して説
明する。
明する。
【００１５】なお、従来例を示す図２に対応する部分に
は、同一符号を付して説明する。
は、同一符号を付して説明する。
【００１６】図１に示す逆スタガード型の薄膜トランジ
スタアレイは、ガラスあるいはプラスティックからなる
基板１上に、走査線となるゲート電極２を成膜パターン
形成する。
スタアレイは、ガラスあるいはプラスティックからなる
基板１上に、走査線となるゲート電極２を成膜パターン
形成する。
【００１７】次に、このゲート電極２を覆うように基板
１上にたとえば窒化シリコンからなるゲート絶縁膜３を
プラズマＣＶＤ法により成膜形成する。
１上にたとえば窒化シリコンからなるゲート絶縁膜３を
プラズマＣＶＤ法により成膜形成する。
【００１８】そして、このゲート絶縁膜３上に、ゲート
電極２の長手方向の一方にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉ
ｎ Ｏｘｉｄｅ）からなる表示画素電極７を、ゲート電
極２の長手方向の他方に補助配線１０をスパッタリング
法により成膜形成する。
電極２の長手方向の一方にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉ
ｎ Ｏｘｉｄｅ）からなる表示画素電極７を、ゲート電
極２の長手方向の他方に補助配線１０をスパッタリング
法により成膜形成する。
【００１９】さらに、絶縁膜３上には、半導体層として
のアモルファスシリコン（ａ−Ｓｉ）の活性層４を、絶
縁膜３に対してゲート電極２とは反対面にゲート電極２
上に位置させてプラズマＣＶＤ法によりパターン形成し
、この活性層４上には、ゲート電極２の上部位置に窒化
シリコンからなるエッチングストッパ５を積層形成する
。パターニング後、このエッチングストッパ５の上部に
活性層４を覆うように低抵抗半導体としてたとえばｎ型
のアモルファス膜のオーミックコンタクト層６を成膜形
成する。
のアモルファスシリコン（ａ−Ｓｉ）の活性層４を、絶
縁膜３に対してゲート電極２とは反対面にゲート電極２
上に位置させてプラズマＣＶＤ法によりパターン形成し
、この活性層４上には、ゲート電極２の上部位置に窒化
シリコンからなるエッチングストッパ５を積層形成する
。パターニング後、このエッチングストッパ５の上部に
活性層４を覆うように低抵抗半導体としてたとえばｎ型
のアモルファス膜のオーミックコンタクト層６を成膜形
成する。
【００２０】そして、オーミックコンタクト層６上およ
び表示画素電極７の一部に接触するようにアルミニウム
（Ａｌ）の金属被膜をスパッタリングによりパターン形
成し、パターン形成後、エッチングストッパ５上のオー
ミックコンタクト６および金属被膜をエッチングし、信
号線となるソース電極８およびドレイン電極９を形成す
る。
び表示画素電極７の一部に接触するようにアルミニウム
（Ａｌ）の金属被膜をスパッタリングによりパターン形
成し、パターン形成後、エッチングストッパ５上のオー
ミックコンタクト６および金属被膜をエッチングし、信
号線となるソース電極８およびドレイン電極９を形成す
る。
【００２１】そうして、表示画素電極７を除く部分には
、図示しない無機保護膜としての窒化シリコン膜からな
る無機保護膜を形成し、表示画素電極７およびこの無機
保護膜上に液晶配向膜を形成する。
、図示しない無機保護膜としての窒化シリコン膜からな
る無機保護膜を形成し、表示画素電極７およびこの無機
保護膜上に液晶配向膜を形成する。
【００２２】さらに、このように図１に示すような薄膜
トランジスタの上方には、ガラスあるいはプラスティッ
クなどからなる図示しない基板が配設され、この基板上
には透明対向基板および液晶配向膜を順次形成する。そ
して、これらの基板間は、１０μｍ程度の間隔を保って
周囲部が封着され、間隙には液晶が封入される。
トランジスタの上方には、ガラスあるいはプラスティッ
クなどからなる図示しない基板が配設され、この基板上
には透明対向基板および液晶配向膜を順次形成する。そ
して、これらの基板間は、１０μｍ程度の間隔を保って
周囲部が封着され、間隙には液晶が封入される。
【００２３】上記実施例によれば、ソース電極８あるい
は補助配線１０からなる信号線の断線は、テスターの計
測によると１％以下に減少し、歩留まりは９９％以上が
得られた。比較例として、補助配線１０の形成工程を省
略したものでは、信号線の断線は全体の２０％以上あり
、歩留まりは約８０％である。したがって、上記実施例
によるトランジスタアレイによれば、従来より２０％程
度歩留まりが向上する。すなわち、ソース電極８あるい
は補助配線１０のいずれかが断線しても、他方のいずれ
かにより補うことができるため、全体として断線がなく
なる。 また、この断線修復効果は、形状的に限ることなく、電
気的にも修復する効果を有している。
は補助配線１０からなる信号線の断線は、テスターの計
測によると１％以下に減少し、歩留まりは９９％以上が
得られた。比較例として、補助配線１０の形成工程を省
略したものでは、信号線の断線は全体の２０％以上あり
、歩留まりは約８０％である。したがって、上記実施例
によるトランジスタアレイによれば、従来より２０％程
度歩留まりが向上する。すなわち、ソース電極８あるい
は補助配線１０のいずれかが断線しても、他方のいずれ
かにより補うことができるため、全体として断線がなく
なる。 また、この断線修復効果は、形状的に限ることなく、電
気的にも修復する効果を有している。
【００２４】一方、ソース電極８は、アルミニウムを用
いているが、補助配線１０にアルミニウムより１００倍
抵抗率が高い材料を使用したとしても、ソース電極８が
１５ｃｍで、このうち５０μｍ断線したとしても、抵抗
値の増加は１００×５０μｍ／１×１０５ μｍ＝約０
．０３で、３．３％の増加にすぎず、誤差の範囲内であ
るので問題はない。
いているが、補助配線１０にアルミニウムより１００倍
抵抗率が高い材料を使用したとしても、ソース電極８が
１５ｃｍで、このうち５０μｍ断線したとしても、抵抗
値の増加は１００×５０μｍ／１×１０５ μｍ＝約０
．０３で、３．３％の増加にすぎず、誤差の範囲内であ
るので問題はない。
【００２５】また、補助配線１０自体の断線は、数％以
下であり、９５％以上の歩留まりを得ることができる。 したがって、補助配線１０自体の断線は、ゲート電極２
の欠陥レベルに低下させることができる。
下であり、９５％以上の歩留まりを得ることができる。 したがって、補助配線１０自体の断線は、ゲート電極２
の欠陥レベルに低下させることができる。
【００２６】
【発明の効果】本発明の薄膜トランジスタアレイの製造
方法によれば、半導体層を形成する前に補助配線を形成
するため、この工程は比較的早い時期に行なわれるので
、欠陥の発生率が低く、また、補助配線形成後に実際の
信号線が形成されるので、いずれかの線に断線があって
も全体として断線することを防止し歩留まりを向上でき
るので、とくに、基板を大型化しても高い歩留まりを得
ることができる。
方法によれば、半導体層を形成する前に補助配線を形成
するため、この工程は比較的早い時期に行なわれるので
、欠陥の発生率が低く、また、補助配線形成後に実際の
信号線が形成されるので、いずれかの線に断線があって
も全体として断線することを防止し歩留まりを向上でき
るので、とくに、基板を大型化しても高い歩留まりを得
ることができる。
【図１】本発明の一実施例の薄膜トランジスタアレイを
示す断面図である。
示す断面図である。
【図２】従来例の薄膜トランジスタアレイを示す断面図
である。
である。
１ 基板
２ ゲート電極
３ ゲート絶縁層
４ 半導体層
８ ソース電極
９ ドレイン電極
Claims (1)
- 【請求項１】 基板上にゲート電極を形成し、このゲ
ート電極上にゲート絶縁層を形成し、このゲート絶縁層
上に補助配線を形成し、この補助配線形成後に前記ゲー
ト絶縁層の前記ゲート電極と反対面に半導体層を形成し
、この半導体層上に前記補助配線を覆うようにソース電
極を形成し、前記半導体層上にドレイン電極を形成する
ことを特徴とする薄膜トランジスタアレイの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143226A JPH04366923A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタアレイの製造方法 |
| US07/895,923 US5250961A (en) | 1991-06-14 | 1992-06-09 | Image forming apparatus with improved laser transmitting optical system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3143226A JPH04366923A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04366923A true JPH04366923A (ja) | 1992-12-18 |
Family
ID=15333834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3143226A Pending JPH04366923A (ja) | 1991-06-14 | 1991-06-14 | 薄膜トランジスタアレイの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5250961A (ja) |
| JP (1) | JPH04366923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008026433A (ja) * | 2006-07-19 | 2008-02-07 | Mitsubishi Electric Corp | Ｔｆｔアレイ基板及びその製造方法、並びにこれを用いた表示装置 |
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| DE3728305A1 (de) * | 1987-08-25 | 1989-03-09 | Standard Elektrik Lorenz Ag | Halbleiterlaser mit konstanter differentieller quantenausbeute oder konstanter optischer ausgangsleistung |
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1992
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| JP2008026433A (ja) * | 2006-07-19 | 2008-02-07 | Mitsubishi Electric Corp | Ｔｆｔアレイ基板及びその製造方法、並びにこれを用いた表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5250961A (en) | 1993-10-05 |
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