JPH04349640A - Analog-digital hybrid integrated circuit device package - Google Patents
Analog-digital hybrid integrated circuit device packageInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は１つの半導体チップにア
ナログ回路とデジタル回路が混在する半導体集積回路装
置（以下、ＩＣという）チップをワイヤボンディング法
により組み立てた実装体に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a package in which semiconductor integrated circuit device (hereinafter referred to as IC) chips, in which analog circuits and digital circuits are mixed on one semiconductor chip, are assembled by wire bonding.
【０００２】0002
【従来の技術】アナログ回路とデジタル回路が混在する
ＩＣチップとリードフレームのリードとの間にワイヤに
よりボンディングを施し、又は基板のリードとの間にワ
イヤによりボンディングを施して実装したものは、例え
ば図５に示されるようになる。ＩＣチップ２の周辺部に
はボンディングパッドが配置されているが、それらのボ
ンディングパッドのうち、アナログ回路用ボンディング
パッド４ａとデジタル回路用ボンディングパッド４ｄは
それぞれの領域に分離されて配置され、両領域の中間領
域にはグランド用ボンディングパッド６と電源用ボンデ
ィングパッド８が配置されている。各ボンディングパッ
ドはリードフレームやプリント基板の隣接するリード１
０との間にワイヤ１２によって接続がなされ、グランド
用ボンディングパッド６と電源用ボンディングパッド８
もそれぞれの隣接するリード１４，１６との間にワイヤ
によって接続がなされる。2. Description of the Related Art IC chips that include a mixture of analog circuits and digital circuits are bonded with wires to the leads of a lead frame, or are bonded to the leads of a board using wires, for example. The result is as shown in FIG. Bonding pads are arranged around the periphery of the IC chip 2. Of these bonding pads, the analog circuit bonding pad 4a and the digital circuit bonding pad 4d are arranged separately in their respective regions, and both regions A ground bonding pad 6 and a power supply bonding pad 8 are arranged in the middle region. Each bonding pad is attached to an adjacent lead 1 on the lead frame or printed circuit board.
0 through a wire 12, and a ground bonding pad 6 and a power supply bonding pad 8.
Connections are also made by wires between each adjacent lead 14,16.
【０００３】0003
【発明が解決しようとする課題】アナログ回路とデジタ
ル回路が混在するＩＣチップの場合、デジタル回路側か
らアナログ回路へのノイズの飛込みを如何に防ぐかとい
うことが常に課題となる。ノイズの飛込み経路としては
、スパイク状の電源変動による電源電位やグランド電位
の変動によるもの、接合や配線の重なりで容量結合を起
こすもの、パッケージや基板へのワイヤどおしの容量結
合によるものなどが挙げられている。本発明は最後のリ
ードフレームや基板へのワイヤどおしの容量結合による
デジタル回路からアナログ回路へのノイズの飛込みを防
ぐためのものである。[Problems to be Solved by the Invention] In the case of an IC chip in which analog circuits and digital circuits coexist, the problem is always how to prevent noise from entering the analog circuit from the digital circuit side. Possible paths for noise include fluctuations in the power supply potential and ground potential due to spike-like fluctuations in the power supply, capacitive coupling caused by overlapping junctions and wiring, and capacitive coupling between wires to the package or board. are listed. The present invention is intended to prevent noise from entering the analog circuit from the digital circuit due to capacitive coupling between wires to the final lead frame or substrate.
【０００４】従来のノイズ飛込みの防止手段としては、
デジタル端子とアナログ端子を領域別に分離し、両領域
間の中間領域に電源やグランドなどの低インピーダンス
の端子を配置するなどの、いわゆる端子配置決定時の留
意事項によってデジタル端子からアナログ端子へのノイ
ズの飛込みを防止している。しかし、図５の場合にはグ
ランド用リード１４や電源用リード１６を挾む形になっ
ている端子間では相当のノイズ飛込み低減効果が期待で
きるが、グランド用リード１４や電源用リード１６が配
列されている辺と異なる辺に配列されている端子間では
ノイズの飛込みを低減する効果は十分ではない。本発明
はデジタル回路からアナログ回路へのノイズの飛込みを
有効に防いだＩＣ実装体を提供することを目的とするも
のである。[0004] Conventional means for preventing noise intrusion include:
Noise from digital terminals to analog terminals can be reduced by separating digital terminals and analog terminals by area and placing low impedance terminals such as power supply and ground in the intermediate area between the two areas. This prevents people from jumping into the area. However, in the case of FIG. 5, a considerable noise reduction effect can be expected between the terminals that sandwich the ground lead 14 and the power lead 16, but the ground lead 14 and the power lead 16 are The effect of reducing noise intrusion is not sufficient between terminals arranged on a side different from the side where the terminal is placed. An object of the present invention is to provide an IC mounting body that effectively prevents noise from entering an analog circuit from a digital circuit.
【０００５】[0005]
【課題を解決するための手段】本発明では、アナログ回
路とデジタル回路が混在するＩＣチップのボンディング
パッドがチップ周辺部でアナログ回路用とデジタル回路
用に領域が分かれて配置されている。第１の態様ではＩ
Ｃチップの中央部にグランド用ボンディングパッドと電
源用ボンディングパッドが配置されており、アナログ回
路用ボンディングパッドとデジタル回路用ボンディング
パッドはそれぞれの隣接リードにワイヤにより接続され
ており、グランド用ボンディングパッドと電源用ボンデ
ィングパッドはアナログ回路用リード領域とデジタル回
路用リード領域の間のリードにワイヤにより接続されて
、グランド用ワイヤと電源用ワイヤによりアナログ用ワ
イヤ領域とデジタル用ワイヤ領域の間を分離している。In the present invention, the bonding pads of an IC chip in which analog circuits and digital circuits coexist are arranged in separate areas for analog circuits and digital circuits at the chip periphery. In the first aspect I
A ground bonding pad and a power supply bonding pad are arranged in the center of the C chip, and the analog circuit bonding pad and digital circuit bonding pad are connected to their adjacent leads with wires. The power supply bonding pad is connected by a wire to the lead between the analog circuit lead area and the digital circuit lead area, and the ground wire and power supply wire separate the analog and digital wire areas. There is.
【０００６】第２の態様では、チップ周辺部でアナログ
用ボンディングパッド領域とデジタル用ボンディングパ
ッド領域の間の中間領域にグランド用ボンディングパッ
ドと電源用ボンディングパッドのうちの少なくとも一方
が配置されており、アナログ回路用ボンディングパッド
とデジタル回路用ボンディングパッドはそれぞれの隣接
リードにワイヤにより接続されており、前記グランド用
ボンディングパッド又は電源用ボンディングパッドがそ
のボンディングパッドがあるチップの辺と異なる辺側の
中間領域に隣接するリードにワイヤにより接続されて、
そのワイヤによりアナログ用ワイヤ領域とデジタル用ワ
イヤ領域の間を分離している。In the second aspect, at least one of a ground bonding pad and a power supply bonding pad is arranged in an intermediate area between an analog bonding pad area and a digital bonding pad area in the chip peripheral area, The analog circuit bonding pad and the digital circuit bonding pad are connected to their respective adjacent leads by wires, and the ground bonding pad or power supply bonding pad is located in an intermediate region on the side of the chip different from the side on which the bonding pad is located. connected by a wire to a lead adjacent to the
The wire separates the analog wire area from the digital wire area.
【０００７】第３の態様では、グランド用ボンディング
パッド又は電源用ボンディングパッドがチップ周辺部で
アナログ用ボンディングパッド領域とデジタル用ボンデ
ィングパッド領域の間の２つの中間領域に配置されてお
り、アナログ回路用ボンディングパッドとデジタル回路
用ボンディングパッドはそれぞれの隣接リードにワイヤ
により接続されており、前記２つの中間領域に配置され
たグランド用ボンディングパッド又は電源用ボンディン
グパッド間がワイヤにより接続され、かつリードにもワ
イヤにより接続されているとともに、前記２つの中間領
域に配置されたグランド用ボンディングパッド又は電源
用ボンディングパッド間を結ぶワイヤにより、アナログ
用ワイヤ領域とデジタル用ワイヤ領域の間を分離してい
る。In the third aspect, a ground bonding pad or a power supply bonding pad is arranged in an intermediate area between an analog bonding pad area and a digital bonding pad area at the chip periphery. The bonding pads and the digital circuit bonding pads are connected to their respective adjacent leads by wires, and the ground bonding pads or power supply bonding pads arranged in the intermediate area are connected by wires, and the leads are also connected by wires. The analog wire area and the digital wire area are separated by a wire connecting the ground bonding pad or the power supply bonding pad arranged in the two intermediate areas.
【０００８】第４の態様では、チップ周辺部でアナログ
用ボンディングパッド領域とデジタル用ボンディングパ
ッド領域の間の中間領域にグランド用ボンディングパッ
ドと電源用ボンディングパッドのうちの少なくとも一方
が配置されており、アナログ回路用ボンディングパッド
とデジタル回路用ボンディングパッドはそれぞれの隣接
リードにワイヤにより接続されており、前記グランド用
ボンディングパッド又は電源用ボンディングパッドは隣
接するリードにワイヤにより接続されているとともに、
そのリードが異なる辺側の中間領域に隣接するリードに
ワイヤにより接続されて、そのリード間を結ぶワイヤに
より、アナログ用ワイヤ領域とデジタル用ワイヤ領域の
間を分離している。In the fourth aspect, at least one of the ground bonding pad and the power supply bonding pad is arranged in an intermediate region between the analog bonding pad region and the digital bonding pad region in the chip peripheral region, The analog circuit bonding pad and the digital circuit bonding pad are connected to their respective adjacent leads by wires, and the ground bonding pad or power supply bonding pad is connected to the adjacent leads by wires, and
The leads are connected by wires to leads adjacent to the intermediate region on different sides, and the wires connecting the leads separate the analog wire region and the digital wire region.
【０００９】[0009]
【実施例】図１は第１の実施例を表わす。アナログ回路
とデジタル回路が混在するＩＣチップ２０Ａには、アナ
ログ用ボンディングパッド２２ａとデジタル用ボンディ
ングパッド２２ｄとが異なる領域に分離されて配列され
ている。ＩＣチップ２０Ａの中央部にはグランド用ボン
ディングパッド２４と電源用ボンディングパッド２６と
が配置されている。２８はリードフレームのリードであ
り、ボンディングパッド２２ａ，２２ｄとリード２８の
間はワイヤ３０により接続されている。リード２８もＩ
Ｃチップ２０Ａのボンディングパッドの配列に対応して
アナログ端子用とデジタル端子用で分離されて配置され
ており、両領域の中間領域にはグランド用リード３２と
電源用リード３４が配置されている。グランド用ボンデ
ィングパッド２４とリード３２の間がワイヤ３６で接続
され、電源用ボンディングパッド２６とリード３４の間
がワイヤ３８で接続されている。低インピーダンスのグ
ランド用ワイヤ３６と低インピーダンスの電源用ワイヤ
３８がアナログ領域とデジタル領域の間を分離しており
、デジタル用ワイヤとアナログ用ワイヤとの間の容量結
合を防いでいる。Embodiment FIG. 1 shows a first embodiment. In the IC chip 20A where analog circuits and digital circuits coexist, analog bonding pads 22a and digital bonding pads 22d are arranged and separated into different regions. A ground bonding pad 24 and a power supply bonding pad 26 are arranged at the center of the IC chip 20A. 28 is a lead of the lead frame, and the bonding pads 22a, 22d and the lead 28 are connected by a wire 30. Lead 28 is also I
Corresponding to the arrangement of the bonding pads of the C chip 20A, analog terminals and digital terminals are arranged separately, and a ground lead 32 and a power supply lead 34 are arranged in an intermediate region between the two regions. A wire 36 connects the ground bonding pad 24 and the lead 32, and a wire 38 connects the power supply bonding pad 26 and the lead 34. A low impedance ground wire 36 and a low impedance power wire 38 separate the analog and digital domains and prevent capacitive coupling between the digital and analog wires.
【００１０】図２は第２の実施例を表わす。図２ではＩ
Ｃチップ２０Ｂのボンディングパッドは、アナログ回路
用２２ａとデジタル回路用２２ｄが異なる領域に分離さ
れて配列されているとともに、両領域間の中間領域の１
つには辺に沿ってグランド用ボンディングパッド２４と
電源用ボンディングパッド２６がともに配置されている
。アナログ回路用ボンディングパッド２２ａとデジタル
回路用ボンディングパッド２２ｄはそれぞれに隣接する
リード２８にワイヤ３０で接続されており、一方、グラ
ンド用ボンディングパッド２４は反対側の辺に隣接する
グランド用リード３２にワイヤ３６により接続されてい
る。電源用ボンディングパッド２６は隣接するリード３
４に接続されている。図２の例では低インピーダンスの
グランド用ワイヤ３６がボンディングパッド２４からそ
のボンディングパッド２４が存在する辺と対向する辺側
のリード３２に接続されることにより、そのワイヤ３６
がアナログ回路領域とデジタル回路領域を分離してノイ
ズの飛込みを防止している。FIG. 2 represents a second embodiment. In Figure 2, I
The bonding pads of the C chip 20B are arranged such that the analog circuit 22a and the digital circuit 22d are separated into different areas, and one of the intermediate areas between the two areas is arranged.
A ground bonding pad 24 and a power supply bonding pad 26 are both arranged along one side. The analog circuit bonding pad 22a and the digital circuit bonding pad 22d are connected to adjacent leads 28 with wires 30, while the ground bonding pad 24 is connected to the ground lead 32 adjacent to the opposite side with a wire 30. 36. The power supply bonding pad 26 is connected to the adjacent lead 3.
Connected to 4. In the example of FIG. 2, the low impedance grounding wire 36 is connected from the bonding pad 24 to the lead 32 on the side opposite to the side where the bonding pad 24 is located, so that the wire 36
separates the analog circuit area and digital circuit area to prevent noise from entering.
【００１１】図３は第３の実施例を表わす。図３ではＩ
Ｃチップ２０Ｃでアナログ用ボンディングパッド２２ａ
領域とデジタル用ボンディングパッド２２ｄ領域の間の
一方の中間領域には辺に沿ってグランド用ボンディング
パッド２４が配置され、他方の中間領域には辺に沿って
グランド用ボンディングパッド２４と電源用ボンディン
グパッド２６が配置されている。各ボンディングパッド
は隣接するリードにワイヤにより接続されているが、特
にグランド用ボンディングパッド２４，２４間にはワイ
ヤ４０によるボンディングがなされている。図３では低
インピーダンスのグランド用ワイヤ４０によりアナログ
領域とデジタル領域が分離されてノイズの飛込みが防が
れる。FIG. 3 shows a third embodiment. In Figure 3, I
Analog bonding pad 22a with C chip 20C
A ground bonding pad 24 is arranged along the side in one intermediate region between the area and the digital bonding pad 22d area, and a ground bonding pad 24 and a power supply bonding pad are arranged along the side in the other intermediate region. 26 are arranged. Each bonding pad is connected to an adjacent lead by a wire, and in particular, a wire 40 is used for bonding between the ground bonding pads 24, 24. In FIG. 3, the analog region and the digital region are separated by a low impedance ground wire 40 to prevent noise from entering.
【００１２】図４は第４の実施例を表わす。図４で、Ｉ
Ｃチップ２０Ｄではアナログ用ボンディングパッド２２
ａとデジタル用ボンディングパッド２２ｄの領域の間の
一方の中間領域には辺に沿ってグランド用ボンディング
パッド２４が配置され、他方の中間領域には辺に沿って
電源用ボンディングパッド２６が配置されている。各ボ
ンディングパッドは隣接するリードにワイヤボンディン
グされているが、特にグランド用リード３２は異なる辺
に隣接するグランド用リード４２をさらに有し、リード
３２と４２の間がワイヤ４４によってボンディングされ
ている。図４では低インピーダンスのグランド用ワイヤ
４４によりアナログ回路とデジタル回路が分離されてお
り、ノイズの飛込みが防止されている。FIG. 4 shows a fourth embodiment. In Figure 4, I
Analog bonding pad 22 on C chip 20D
A grounding bonding pad 24 is arranged along the side in one intermediate region between the area a and the digital bonding pad 22d, and a power supply bonding pad 26 is arranged along the side in the other intermediate region. There is. Each bonding pad is wire-bonded to an adjacent lead, and in particular, the ground lead 32 further has a ground lead 42 adjacent to it on a different side, and the leads 32 and 42 are bonded by a wire 44. In FIG. 4, the analog circuit and the digital circuit are separated by a low-impedance ground wire 44 to prevent noise from entering.
【００１３】[0013]
【発明の効果】本発明ではいずれもアナログ端子とデジ
タル端子の間を低インピーダンスのグランド用ワイヤ及
び電源用ワイヤ又はその何れかが横切っているため、ア
ナログ端子とデジタル端子間の容量結合が抑えられてい
る。これにより、デジタル回路からアナログ回路へのノ
イズの飛込みが低減され、デジタル回路と高精度なアナ
ログ回路を１チップに混在しても誤動作を防ぐことがで
きる。[Effects of the Invention] In the present invention, since a low impedance ground wire and/or power supply wire crosses between the analog terminal and the digital terminal, capacitive coupling between the analog terminal and the digital terminal is suppressed. ing. This reduces noise from entering the analog circuit from the digital circuit, and prevents malfunctions even when a digital circuit and a high-precision analog circuit are mixed on one chip.
【図１】第１の実施例を示す斜視図である。FIG. 1 is a perspective view showing a first embodiment.
【図２】第２の実施例を示す斜視図である。FIG. 2 is a perspective view showing a second embodiment.
【図３】第３の実施例を示す斜視図である。FIG. 3 is a perspective view showing a third embodiment.
【図４】第４の実施例を示す斜視図である。FIG. 4 is a perspective view showing a fourth embodiment.
【図５】従来の実装体を示す斜視図である。FIG. 5 is a perspective view showing a conventional mounting body.
２０Ａ〜２０Ｄ ＩＣチップ２２ａ
アナログ回路用
ボンディングパッド
２２ｄ デジタル
回路用ボンディングパッド
２４ グラン
ド用ボンディングパッド20A~20D IC chip 22a
Bonding pad for analog circuit 22d Bonding pad for digital circuit 24 Bonding pad for ground
Claims (4)
る半導体集積回路装置チップのボンディングパッドがチ
ップ周辺部でアナログ回路用とデジタル回路用に領域が
分かれて配置され、前記半導体集積回路装置チップの中
央部にはグランド用ボンディングパッドと電源用ボンデ
ィングパッドが配置されており、アナログ回路用ボンデ
ィングパッドとデジタル回路用ボンディングパッドはそ
れぞれの隣接リードにワイヤにより接続されており、前
記グランド用ボンディングパッドと電源用ボンディング
パッドはアナログ回路用リード領域とデジタル回路用リ
ード領域の間のリードにワイヤにより接続されてグラン
ド用ワイヤと電源用ワイヤによりアナログ用ワイヤ領域
とデジタル用ワイヤ領域の間を分離しているアナログ・
デジタル混在集積回路装置実装体。1. Bonding pads of a semiconductor integrated circuit device chip in which analog circuits and digital circuits coexist are arranged in separate areas for analog circuits and digital circuits at the periphery of the chip, and bonding pads are arranged in a central area of the semiconductor integrated circuit device chip. A bonding pad for the ground and a bonding pad for the power supply are arranged, and the bonding pad for the analog circuit and the bonding pad for the digital circuit are connected to their respective adjacent leads by wires. The pad is connected by a wire to the lead between the analog circuit lead area and the digital circuit lead area, and the analog and digital wire areas are separated by a ground wire and a power wire.
Digital mixed integrated circuit device assembly.
る半導体集積回路装置チップのボンディングパッドがチ
ップ周辺部でアナログ回路用とデジタル回路用に領域が
分かれて配置され、チップ周辺部でアナログ用ボンディ
ングパッド領域とデジタル用ボンディングパッド領域の
間の中間領域にはグランド用ボンディングパッドと電源
用ボンディングパッドのうちの少なくとも一方が配置さ
れており、アナログ回路用ボンディングパッドとデジタ
ル回路用ボンディングパッドはそれぞれの隣接リードに
ワイヤにより接続されており、前記グランド用ボンディ
ングパッド又は電源用ボンディングパッドがそのボンデ
ィングパッドがあるチップの辺と異なる辺側の中間領域
に隣接するリードにワイヤにより接続されてそのワイヤ
によりアナログ用ワイヤ領域とデジタル用ワイヤ領域の
間を分離しているアナログ・デジタル混在集積回路装置
実装体。2. A bonding pad of a semiconductor integrated circuit device chip in which analog circuits and digital circuits are mixed is arranged in separate areas for analog circuits and digital circuits at the periphery of the chip, and a bonding pad area for analog circuits is arranged at the periphery of the chip. At least one of a ground bonding pad and a power supply bonding pad is placed in the intermediate region between the and digital bonding pad areas, and the analog circuit bonding pad and the digital circuit bonding pad are placed on their respective adjacent leads. The ground bonding pad or the power supply bonding pad is connected by a wire to a lead adjacent to an intermediate region on a side of the chip different from the side of the chip where the bonding pad is located, and the analog wire region is connected by the wire. An analog/digital mixed integrated circuit device assembly that separates the digital wire area from the analog/digital wire area.
る半導体集積回路装置チップのボンディングパッドがチ
ップ周辺部でアナログ回路用とデジタル回路用に領域が
分かれて配置され、グランド用ボンディングパッド又は
電源用ボンディングパッドがチップ周辺部でアナログ用
ボンディングパッド領域とデジタル用ボンディングパッ
ド領域の間の２つの中間領域に配置されており、アナロ
グ回路用ボンディングパッドとデジタル回路用ボンディ
ングパッドはそれぞれの隣接リードにワイヤにより接続
されており、前記２つの中間領域に配置されたグランド
用ボンディングパッド又は電源用ボンディングパッド間
がワイヤにより接続され、かつリードにもワイヤにより
接続されているとともに、前記２つの中間領域に配置さ
れたグランド用ボンディングパッド又は電源用ボンディ
ングパッド間を結ぶワイヤによりアナログ用ワイヤ領域
とデジタル用ワイヤ領域の間を分離しているアナログ・
デジタル混在集積回路装置実装体。3. Bonding pads of a semiconductor integrated circuit device chip in which analog circuits and digital circuits are mixed are arranged in separate areas for analog circuits and digital circuits at the periphery of the chip, and are ground bonding pads or power supply bonding pads. is arranged in the two intermediate areas between the analog bonding pad area and the digital bonding pad area at the chip periphery, and the analog circuit bonding pad and digital circuit bonding pad are connected to their respective adjacent leads by wires. A ground bonding pad or a power supply bonding pad placed in the two intermediate areas is connected by a wire, and the lead is also connected by a wire, and the ground bonding pad placed in the two intermediate areas is connected by a wire. The analog wire area and the digital wire area are separated by wires connecting between the power bonding pads or the power bonding pads.
Digital mixed integrated circuit device assembly.
る半導体集積回路装置チップのボンディングパッドがチ
ップ周辺部でアナログ回路用とデジタル回路用に領域が
分かれて配置され、チップ周辺部でアナログ用ボンディ
ングパッド領域とデジタル用ボンディングパッド領域の
間の中間領域にはグランド用ボンディングパッドと電源
用ボンディングパッドのうちの少なくとも一方が配置さ
れており、アナログ回路用ボンディングパッドとデジタ
ル回路用ボンディングパッドはそれぞれの隣接リードに
ワイヤにより接続されており、前記グランド用ボンディ
ングパッド又は電源用ボンディングパッドは隣接するリ
ードにワイヤにより接続されているとともに、そのリー
ドが異なる辺側の中間領域に隣接するリードにワイヤに
より接続されて、そのリード間を結ぶワイヤによりアナ
ログ用ワイヤ領域とデジタル用ワイヤ領域の間を分離し
ているアナログ・デジタル混在集積回路装置実装体。4. Bonding pads of a semiconductor integrated circuit device chip in which analog circuits and digital circuits coexist are arranged in separate areas for analog circuits and digital circuits at the periphery of the chip; At least one of a ground bonding pad and a power supply bonding pad is placed in the intermediate region between the and digital bonding pad areas, and the analog circuit bonding pad and the digital circuit bonding pad are placed on their respective adjacent leads. connected by a wire, the ground bonding pad or the power supply bonding pad is connected to an adjacent lead by a wire, and the lead is connected to a lead adjacent to an intermediate region on a different side by a wire, An analog/digital mixed integrated circuit device assembly in which the analog wire area and the digital wire area are separated by wires connecting the leads.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152587A JPH04349640A (en) | 1991-05-27 | 1991-05-27 | Analog-digital hybrid integrated circuit device package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152587A JPH04349640A (en) | 1991-05-27 | 1991-05-27 | Analog-digital hybrid integrated circuit device package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349640A true JPH04349640A (en) | 1992-12-04 |
Family
ID=15543719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152587A Pending JPH04349640A (en) | 1991-05-27 | 1991-05-27 | Analog-digital hybrid integrated circuit device package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04349640A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037669A (en) * | 1994-04-07 | 2000-03-14 | Vlsi Technology, Inc. | Staggered pad array |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
| JP2010181313A (en) * | 2009-02-06 | 2010-08-19 | Panasonic Corp | Angular velocity sensor |
| US8365122B2 (en) | 2007-04-30 | 2013-01-29 | Innovations Holdings, L.L.C. | Method and apparatus for configurable systems |
| JP2016085176A (en) * | 2014-10-28 | 2016-05-19 | セイコーエプソン株式会社 | Physical quantity sensor, electronic equipment and mobile body |
| JP2017123631A (en) * | 2016-01-06 | 2017-07-13 | セイコーエプソン株式会社 | Circuit device, oscillator, electronic device, and mobile body |
-
1991
- 1991-05-27 JP JP3152587A patent/JPH04349640A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037669A (en) * | 1994-04-07 | 2000-03-14 | Vlsi Technology, Inc. | Staggered pad array |
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| JP2017123631A (en) * | 2016-01-06 | 2017-07-13 | セイコーエプソン株式会社 | Circuit device, oscillator, electronic device, and mobile body |
| CN107040208A (en) * | 2016-01-06 | 2017-08-11 | 精工爱普生株式会社 | Circuit arrangement, oscillator, electronic equipment and moving body |
| CN107040208B (en) * | 2016-01-06 | 2022-03-22 | 精工爱普生株式会社 | Circuit device, oscillator, electronic apparatus, and moving object |
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