JPH04324922A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH04324922A JPH04324922A JP3095753A JP9575391A JPH04324922A JP H04324922 A JPH04324922 A JP H04324922A JP 3095753 A JP3095753 A JP 3095753A JP 9575391 A JP9575391 A JP 9575391A JP H04324922 A JPH04324922 A JP H04324922A
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- semiconductor device
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- epitaxial layer
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Bipolar Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラＩＣのホトマスクの位置合せマークに関する
。
バイポーラＩＣのホトマスクの位置合せマークに関する
。
【０００２】
【従来の技術】パイポーラＩＣを製造するプロセスにお
いて、Ｓｉ半導体基板の上にエピタキシャル技術による
Ｓｉ層を成長させ、このＳｉ層の表面にトランジスタな
どの半導体素子のための不純物の選択拡散などを行う技
術は周知である。これらの選択拡散などのためのリソグ
ラフィ工程での合せを行うため、基板表面に形成した高
濃度埋込層との位置関係を規定するために、あらかじめ
基板表面の一部に小段部を設けておき、エピタキシャル
成長後のマスク位置決め指数（アライメントマーク）と
している。
いて、Ｓｉ半導体基板の上にエピタキシャル技術による
Ｓｉ層を成長させ、このＳｉ層の表面にトランジスタな
どの半導体素子のための不純物の選択拡散などを行う技
術は周知である。これらの選択拡散などのためのリソグ
ラフィ工程での合せを行うため、基板表面に形成した高
濃度埋込層との位置関係を規定するために、あらかじめ
基板表面の一部に小段部を設けておき、エピタキシャル
成長後のマスク位置決め指数（アライメントマーク）と
している。
【０００３】基板表面の段部によってその上に形成した
エピタキシャル層表面にあらわれる第２次段部の形態に
ついては例えば特公昭５８−４３９０３公報に記載され
ている。
エピタキシャル層表面にあらわれる第２次段部の形態に
ついては例えば特公昭５８−４３９０３公報に記載され
ている。
【０００４】
【発明が解決しようとする課題】上記した従来の技術に
おいては、図８に示すように、基板（１）の面方位やエ
ピタキシャル成長条件等の要因により、エピタキシャル
層（２）表面の段差（３）にダレが生じ、これが左右不
均一になるため、アライメントマークが左右非対称にな
る。そのため、露光時のアライメント精度が低下する欠
点があった。特にエピタキシャル成長条件を低温にする
と前記段差の変形及び非対称が大きくなることが知られ
ている。
おいては、図８に示すように、基板（１）の面方位やエ
ピタキシャル成長条件等の要因により、エピタキシャル
層（２）表面の段差（３）にダレが生じ、これが左右不
均一になるため、アライメントマークが左右非対称にな
る。そのため、露光時のアライメント精度が低下する欠
点があった。特にエピタキシャル成長条件を低温にする
と前記段差の変形及び非対称が大きくなることが知られ
ている。
【０００５】この問題に対して、特開平０１−１４０６
２４号に示されるようにアライメントマーク上にアモル
ファス又はポリシリコンを成長させる技術が提案されて
いる。しかしながら、単結晶エピタキシャル層（２）と
同時にアモルファス又はポリシリコンを制御性良く成長
させることは困難である欠点があった。
２４号に示されるようにアライメントマーク上にアモル
ファス又はポリシリコンを成長させる技術が提案されて
いる。しかしながら、単結晶エピタキシャル層（２）と
同時にアモルファス又はポリシリコンを制御性良く成長
させることは困難である欠点があった。
【０００６】
【課題を解決するための手段】本発明は上述した従来の
欠点に鑑み成されたもので、アライメントマークとなる
段差（１２）を非晶質膜で被覆し、非晶質膜で被覆しな
かった基板（１１）表面にのみエピタキシャル層（１４
）を選択的に成長せしめ、基板（１１）上の段差でアラ
イメントを行えるようにすることによって、アライメン
ト精度を大幅に向上できる半導体装置とその製造方法を
提供するものである。
欠点に鑑み成されたもので、アライメントマークとなる
段差（１２）を非晶質膜で被覆し、非晶質膜で被覆しな
かった基板（１１）表面にのみエピタキシャル層（１４
）を選択的に成長せしめ、基板（１１）上の段差でアラ
イメントを行えるようにすることによって、アライメン
ト精度を大幅に向上できる半導体装置とその製造方法を
提供するものである。
【０００７】
【作用】本発明によれば、エピタキシャル層（１４）表
面に現れた２次段差では無く、基板（１１）表面の１次
段差（１２）をそのままアライメントマークに使用でき
る。そのため、パターンシフトやダレが無いパターンを
使用できるので、位置合せ精度を大幅に向上できる。
面に現れた２次段差では無く、基板（１１）表面の１次
段差（１２）をそのままアライメントマークに使用でき
る。そのため、パターンシフトやダレが無いパターンを
使用できるので、位置合せ精度を大幅に向上できる。
【０００８】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１は本発明のアライメントマーク
部分を示す断面図、図２はアライメントマークを示す平
面図である。Ｐ型シリコン半導体基板（１１）は、シリ
コン単結晶インゴットから面方位（１００）でスライス
されたもので、場合によっては（１００）面から数度傾
いてスライスしたものである。その表面のうち、スクラ
イブラインとなるべき領域、又はペレットパターンの隅
の領域に、アライメントマークを形成する深さ０．１〜
０．３μ程の段差（１２）を形成する。段差（１２）部
分には、段差（１２）を形成するためにＮＰＮトランジ
スタの埋め込み層形成によって形成したＮ＋型埋め込み
層（１３）を有する。段差（１２）によるアライメント
マークは大体１００μ×１００μ以下の領域に図２に示
すようなパターンで形成される。
ら詳細に説明する。図１は本発明のアライメントマーク
部分を示す断面図、図２はアライメントマークを示す平
面図である。Ｐ型シリコン半導体基板（１１）は、シリ
コン単結晶インゴットから面方位（１００）でスライス
されたもので、場合によっては（１００）面から数度傾
いてスライスしたものである。その表面のうち、スクラ
イブラインとなるべき領域、又はペレットパターンの隅
の領域に、アライメントマークを形成する深さ０．１〜
０．３μ程の段差（１２）を形成する。段差（１２）部
分には、段差（１２）を形成するためにＮＰＮトランジ
スタの埋め込み層形成によって形成したＮ＋型埋め込み
層（１３）を有する。段差（１２）によるアライメント
マークは大体１００μ×１００μ以下の領域に図２に示
すようなパターンで形成される。
【０００９】前記アライメントマークを形成した領域を
除く基板（１１）表面には、気相成長法によって基板（
１１）の面方位に従って成長した膜厚２〜４μのＮ型エ
ピタキシャル層（１４）を有する。エピタキシャル層（
１４）の表面には、周知のプレーナ技術によって数々の
半導体回路素子が作り込まれている。以下に本発明の製
造方法の一実施例を説明する。
除く基板（１１）表面には、気相成長法によって基板（
１１）の面方位に従って成長した膜厚２〜４μのＮ型エ
ピタキシャル層（１４）を有する。エピタキシャル層（
１４）の表面には、周知のプレーナ技術によって数々の
半導体回路素子が作り込まれている。以下に本発明の製
造方法の一実施例を説明する。
【００１０】（１）面方位（１００）のシリコン基板（
１１）の表面を熱酸化して酸化膜（１５）を形成し、Ｎ
ＰＮトランジスタのＮ＋埋め込み層形成用に酸化膜（１
５）をパターニングする。と同時にアライメントマーク
を形成すべき領域にも開口（１６）を形成し、開口（１
６）を通して埋め込み層形成用のアンチモン（Ａｓ）を
ドープする（図３）。本工程でアライメントマーク形成
領域にも埋め込み層（１３）が形成される。
１１）の表面を熱酸化して酸化膜（１５）を形成し、Ｎ
ＰＮトランジスタのＮ＋埋め込み層形成用に酸化膜（１
５）をパターニングする。と同時にアライメントマーク
を形成すべき領域にも開口（１６）を形成し、開口（１
６）を通して埋め込み層形成用のアンチモン（Ａｓ）を
ドープする（図３）。本工程でアライメントマーク形成
領域にも埋め込み層（１３）が形成される。
【００１１】（２）先にドープしたアンチモン（Ａｓ）
を熱拡散して埋め込み層（１３）をドライブインする。 この工程を酸化性雰囲気内で行い、前記ドライブインと
同時に酸化膜付けを行う。埋め込み層（１３）表面のシ
リコンが前記酸化膜付けによって食刻され、マスクパタ
ーンを形成する段差（１２）を形成する（図４）。尚、
段差（１２）を作るための工程は上記埋め込み層形成を
利用したもののみに限られるものでなく、例えばＣＤＥ
（ケミカル・ドライ・エッチャー）によるシリコンの選
択的等方エッチング等で形成することもできる。
を熱拡散して埋め込み層（１３）をドライブインする。 この工程を酸化性雰囲気内で行い、前記ドライブインと
同時に酸化膜付けを行う。埋め込み層（１３）表面のシ
リコンが前記酸化膜付けによって食刻され、マスクパタ
ーンを形成する段差（１２）を形成する（図４）。尚、
段差（１２）を作るための工程は上記埋め込み層形成を
利用したもののみに限られるものでなく、例えばＣＤＥ
（ケミカル・ドライ・エッチャー）によるシリコンの選
択的等方エッチング等で形成することもできる。
【００１２】（３）形成した酸化膜（１５）をパターニ
ングして、アライメントマークの領域のみを被覆する非
晶質膜としての絶縁膜（１６）を形成する（図５）。非
晶質膜としては、前記シリコン酸化膜のほかにシリコン
窒化膜など、要は単結晶エピタキシャル成長を阻止でき
る材料であればよい。 （４）ＳｉＨ２Ｃｌ２＋Ｈ２の熱分解法により、基板（
１１）上に基板（１１）の面方位に従って成長した単結
晶のＮ型エピタキシャル層（１４）を２〜４μ成長させ
る（図６）。この時、段差（１２）の上を非晶質の絶縁
膜（１６）で被覆することによって、絶縁膜（１６）上
へは単結晶エピタキシャル層（１４）を成長させない。 非結晶または多結晶のシリコンが堆積する可能性もある
が、絶縁膜（１６）上へのシリコンの成長は絶縁膜（１
６）の面積に依存する性質を有するため、これらの条件
を利用して成長しないように制御する。その条件はエピ
タキシャル成長条件によっても異なるが、前記ＳｉＨ２
Ｃｌ２による低温エピタキシャル成長条件では、前記絶
縁膜（１６）の面積を概ね１００μ×１００μ以下とす
ることにより絶縁膜（１６）上へのシリコンの成長を防
止できる。
ングして、アライメントマークの領域のみを被覆する非
晶質膜としての絶縁膜（１６）を形成する（図５）。非
晶質膜としては、前記シリコン酸化膜のほかにシリコン
窒化膜など、要は単結晶エピタキシャル成長を阻止でき
る材料であればよい。 （４）ＳｉＨ２Ｃｌ２＋Ｈ２の熱分解法により、基板（
１１）上に基板（１１）の面方位に従って成長した単結
晶のＮ型エピタキシャル層（１４）を２〜４μ成長させ
る（図６）。この時、段差（１２）の上を非晶質の絶縁
膜（１６）で被覆することによって、絶縁膜（１６）上
へは単結晶エピタキシャル層（１４）を成長させない。 非結晶または多結晶のシリコンが堆積する可能性もある
が、絶縁膜（１６）上へのシリコンの成長は絶縁膜（１
６）の面積に依存する性質を有するため、これらの条件
を利用して成長しないように制御する。その条件はエピ
タキシャル成長条件によっても異なるが、前記ＳｉＨ２
Ｃｌ２による低温エピタキシャル成長条件では、前記絶
縁膜（１６）の面積を概ね１００μ×１００μ以下とす
ることにより絶縁膜（１６）上へのシリコンの成長を防
止できる。
【００１３】（５）弗酸により、絶縁膜（１６）を除去
する（図７）。この後、通常のバイポーラプロセスにお
いては、エピタキシャル層（１４）表面を酸化し、ホト
レジストを塗布してアイソレーション領域拡散用のホト
エッチングを処すが、そのマスク合せに、基板（１１）
表面の段差（１２）がマスクアライメントの基準となる
。
する（図７）。この後、通常のバイポーラプロセスにお
いては、エピタキシャル層（１４）表面を酸化し、ホト
レジストを塗布してアイソレーション領域拡散用のホト
エッチングを処すが、そのマスク合せに、基板（１１）
表面の段差（１２）がマスクアライメントの基準となる
。
【００１４】以上の実施例で明らかなように、本発明は
アライメントマークの領域を除いて選択的にエピタキシ
ャル成長を行うので、基板（１１）表面の段差（１２）
をそのままアライメントの基準として使用できる。従っ
て、エピタキシャル成長による基準パターンの位置ずれ
や非対称性が全くなく、アライメント精度を大幅に向上
できる。
アライメントマークの領域を除いて選択的にエピタキシ
ャル成長を行うので、基板（１１）表面の段差（１２）
をそのままアライメントの基準として使用できる。従っ
て、エピタキシャル成長による基準パターンの位置ずれ
や非対称性が全くなく、アライメント精度を大幅に向上
できる。
【００１５】
【発明の効果】以上に説明した通り、本発明によれば、
基板（１１）表面の段差（１２）を露出させているので
、エピタキシャル成長以降のマスク合せ精度を大幅に向
上できる。従って、素子の微細化、高集積化を一層押し
進めることができる。
基板（１１）表面の段差（１２）を露出させているので
、エピタキシャル成長以降のマスク合せ精度を大幅に向
上できる。従って、素子の微細化、高集積化を一層押し
進めることができる。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための平面図である。
【図３】本発明の製造方法を説明する第１の断面図であ
る。
る。
【図４】本発明の製造方法を説明する第２の断面図であ
る。
る。
【図５】本発明の製造方法を説明する第３の断面図であ
る。
る。
【図６】本発明の製造方法を説明する第４の断面図であ
る。
る。
【図７】本発明の製造方法を説明する第５の断面図であ
る。
る。
【図８】従来例を説明するための断面図である。
Claims (5)
- 【請求項１】 一導電型の半導体基板と、前記基板表
面の一部に形成した、前記基板の表面段差から成る位置
合せマークと、前記位置合せマークを形成した領域を除
いて、前記基板の面方位に従って成長させた逆導電型の
エピタキシャル層と、前記エピタキシャル層の表面に形
成した複数の回路素子とを具備することを特徴とする半
導体装置。 - 【請求項２】 前記基板表面の段差部分に逆導電型の
埋め込み層と同時形成した拡散領域を有することを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 一導電型の半導体基板の表面に位置合
せマークとなる段差を形成する工程と、前記位置合せマ
ークを形成した領域を非晶質膜で被覆する工程と、前記
絶縁膜で覆われなかった基板表面に、前記基板の面方位
に従って逆導電型のエピタキシャル層を成長させる工程
と、前記位置合せマークを被覆する絶縁膜を除去する工
程と、前記位置合せマークにより、次工程のホトマスク
を位置合せする工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項４】 前記位置合せマークの段差は逆導電型
の埋め込み層形成によるものであることを特徴とする請
求項３記載の半導体装置の製造方法。 - 【請求項５】 前記非晶質膜はシリコン酸化膜である
ことを特徴とする請求項３記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095753A JPH04324922A (ja) | 1991-04-25 | 1991-04-25 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095753A JPH04324922A (ja) | 1991-04-25 | 1991-04-25 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324922A true JPH04324922A (ja) | 1992-11-13 |
Family
ID=14146265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095753A Pending JPH04324922A (ja) | 1991-04-25 | 1991-04-25 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016639A (ja) * | 2006-07-06 | 2008-01-24 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1991
- 1991-04-25 JP JP3095753A patent/JPH04324922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016639A (ja) * | 2006-07-06 | 2008-01-24 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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