JPH04301921A - インバータ回路 - Google Patents
インバータ回路Info
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- JPH04301921A JPH04301921A JP3091293A JP9129391A JPH04301921A JP H04301921 A JPH04301921 A JP H04301921A JP 3091293 A JP3091293 A JP 3091293A JP 9129391 A JP9129391 A JP 9129391A JP H04301921 A JPH04301921 A JP H04301921A
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- mos transistor
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- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000005265 energy consumption Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタ等に
より構成されるインバータ回路に関する。
より構成されるインバータ回路に関する。
【０００２】
【従来の技術】図５は従来のこの種のインバータ回路を
示す回路図である。ＰチャネルＭＯＳトランジスタ（以
下、Ｐｃｈトランジスタという）５はそのソースが電源
端子３に接続されている。ＮチャネルＭＯＳトランジス
タ（以下、Ｎｃｈトランジスタという）６はそのソース
がＧＮＤ端子４に接続されている。そして、Ｐｃｈトラ
ンジスタ５及びＮｃｈトランジスタ６の各ゲートは入力
端子１に共通接続されている。また、Ｐｃｈトランジス
タ５及びＮｃｈトランジスタ６の各ドレインは出力端子
２に共通接続されている。
示す回路図である。ＰチャネルＭＯＳトランジスタ（以
下、Ｐｃｈトランジスタという）５はそのソースが電源
端子３に接続されている。ＮチャネルＭＯＳトランジス
タ（以下、Ｎｃｈトランジスタという）６はそのソース
がＧＮＤ端子４に接続されている。そして、Ｐｃｈトラ
ンジスタ５及びＮｃｈトランジスタ６の各ゲートは入力
端子１に共通接続されている。また、Ｐｃｈトランジス
タ５及びＮｃｈトランジスタ６の各ドレインは出力端子
２に共通接続されている。
【０００３】次に、上述のインバータ回路の動作につい
て説明する。先ず、入力端子１の入力電圧がＬｏｗレベ
ルのとき、Ｐｃｈトランジスタ５はＯＮ状態であり、Ｎ
ｃｈトランジスタ６はＯＦＦ状態である。次に、入力電
圧が上昇すると、Ｎｃｈトランジスタ６はスレッショル
ド電圧ＶＴＮでＯＮ状態になり、Ｐｃｈトランジスタ５
は（ＶＤＤ−｜ＶＴＰ｜）でＯＦＦ状態になる。但し、
ＶＤＤは電源電圧であり、ＶＴＰはＰｃｈトランジスタ
５のスレッショルド電圧である。
て説明する。先ず、入力端子１の入力電圧がＬｏｗレベ
ルのとき、Ｐｃｈトランジスタ５はＯＮ状態であり、Ｎ
ｃｈトランジスタ６はＯＦＦ状態である。次に、入力電
圧が上昇すると、Ｎｃｈトランジスタ６はスレッショル
ド電圧ＶＴＮでＯＮ状態になり、Ｐｃｈトランジスタ５
は（ＶＤＤ−｜ＶＴＰ｜）でＯＦＦ状態になる。但し、
ＶＤＤは電源電圧であり、ＶＴＰはＰｃｈトランジスタ
５のスレッショルド電圧である。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のインバータ回路は、１対のＰｃｈトランジスタ
５及びＮｃｈトランジスタ６で構成されており、入力電
圧がＶＴＮ〜（ＶＤＤ−｜ＶＴＰ｜）のとき、Ｐｃｈト
ランジスタ５及びＮｃｈトランジスタ６が同時にＯＮ状
態になるため、電源端子３とＧＮＤ端子４との間を流れ
る消費電流が大きいという問題点がある。
た従来のインバータ回路は、１対のＰｃｈトランジスタ
５及びＮｃｈトランジスタ６で構成されており、入力電
圧がＶＴＮ〜（ＶＤＤ−｜ＶＴＰ｜）のとき、Ｐｃｈト
ランジスタ５及びＮｃｈトランジスタ６が同時にＯＮ状
態になるため、電源端子３とＧＮＤ端子４との間を流れ
る消費電流が大きいという問題点がある。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、消費電流を低減することができるインバー
タ回路を提供することを目的とする。
のであって、消費電流を低減することができるインバー
タ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るインバータ
回路は、そのゲートが入力端子に接続されそのドレイン
が出力端子に接続された第１のＰチャネルＭＯＳトラン
ジスタ及び第１のＮチャネルＭＯＳトランジスタと、前
記第１のＰチャネルＭＯＳトランジスタのソースと電源
端子との間に接続された第２のＰチャネルＭＯＳトラン
ジスタと、前記第１のＮチャネルＭＯＳトランジスタの
ソースと接地端子との間に接続された第２のＮチャネル
ＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳト
ランジスタのゲートと前記入力端子との間及び前記第２
のＮチャネルＭＯＳトランジスタのゲートと前記入力端
子との間に夫々接続された遅延回路とを有することを特
徴とする。
回路は、そのゲートが入力端子に接続されそのドレイン
が出力端子に接続された第１のＰチャネルＭＯＳトラン
ジスタ及び第１のＮチャネルＭＯＳトランジスタと、前
記第１のＰチャネルＭＯＳトランジスタのソースと電源
端子との間に接続された第２のＰチャネルＭＯＳトラン
ジスタと、前記第１のＮチャネルＭＯＳトランジスタの
ソースと接地端子との間に接続された第２のＮチャネル
ＭＯＳトランジスタと、前記第２のＰチャネルＭＯＳト
ランジスタのゲートと前記入力端子との間及び前記第２
のＮチャネルＭＯＳトランジスタのゲートと前記入力端
子との間に夫々接続された遅延回路とを有することを特
徴とする。
【０００７】
【作用】本発明においては、第１のＰチャネルＭＯＳト
ランジスタのソースと電源端子との間に第２のＰチャネ
ルＭＯＳトランジスタが接続され、第１のＮチャネルＭ
ＯＳトランジスタのソースと接地端子との間に第２のＮ
チャネルＭＯＳトランジスタが接続されていて、この第
２のＰチャネルＭＯＳトランジスタのゲートと入力端子
との間及び第２のＮチャネルＭＯＳトランジスタのソー
スと入力端子との間には夫々遅延回路が接続されている
。このため、第２のＰチャネルＭＯＳトランジスタ及び
第２のＮチャネルＭＯＳトランジスタは、夫々第１のＰ
チャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯ
Ｓトランジスタよりも遅れて動作する。従って、電源端
子と接地端子との間に直列に接続されたトランジスタの
全てがＯＮ状態になる時間を従来に比して短縮できるの
で、電源端子と接地端子との間を流れる消費電流を低減
することができる。
ランジスタのソースと電源端子との間に第２のＰチャネ
ルＭＯＳトランジスタが接続され、第１のＮチャネルＭ
ＯＳトランジスタのソースと接地端子との間に第２のＮ
チャネルＭＯＳトランジスタが接続されていて、この第
２のＰチャネルＭＯＳトランジスタのゲートと入力端子
との間及び第２のＮチャネルＭＯＳトランジスタのソー
スと入力端子との間には夫々遅延回路が接続されている
。このため、第２のＰチャネルＭＯＳトランジスタ及び
第２のＮチャネルＭＯＳトランジスタは、夫々第１のＰ
チャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯ
Ｓトランジスタよりも遅れて動作する。従って、電源端
子と接地端子との間に直列に接続されたトランジスタの
全てがＯＮ状態になる時間を従来に比して短縮できるの
で、電源端子と接地端子との間を流れる消費電流を低減
することができる。
【０００８】各遅延回路は以下に示すように構成するこ
とができる。即ち、前記第２のＰチャネルＭＯＳトラン
ジスタのゲート又は前記第２のＮチャネルＭＯＳトラン
ジスタのゲートと前記入力端子との間に夫々抵抗を接続
し、前記第２のＰチャネルＭＯＳトランジスタのゲート
又は前記第２のＮチャネルＭＯＳトランジスタのゲート
と接地端子との間に夫々コンデンサを接続する。これに
より、前記抵抗の抵抗値及び前記コンデンサの容量に基
づいて前記入力端子の入力電圧を遅延させることができ
る。また、前記抵抗の替わりに、前記第２のＰチャネル
ＭＯＳトランジスタのゲート又は前記第２のＮチャネル
ＭＯＳトランジスタのゲートと前記入力端子との間に夫
々第３のＰチャネルＭＯＳトランジスタ及び第３のＮチ
ャネルＭＯＳトランジスタを並列接続し、この第３のＰ
チャネルＭＯＳトランジスタ及び第３のＮチャネルＭＯ
ＳトランジスタのＯＮ抵抗を利用することもできる。こ
の場合、前記遅延回路の形成面積を縮小することができ
る。
とができる。即ち、前記第２のＰチャネルＭＯＳトラン
ジスタのゲート又は前記第２のＮチャネルＭＯＳトラン
ジスタのゲートと前記入力端子との間に夫々抵抗を接続
し、前記第２のＰチャネルＭＯＳトランジスタのゲート
又は前記第２のＮチャネルＭＯＳトランジスタのゲート
と接地端子との間に夫々コンデンサを接続する。これに
より、前記抵抗の抵抗値及び前記コンデンサの容量に基
づいて前記入力端子の入力電圧を遅延させることができ
る。また、前記抵抗の替わりに、前記第２のＰチャネル
ＭＯＳトランジスタのゲート又は前記第２のＮチャネル
ＭＯＳトランジスタのゲートと前記入力端子との間に夫
々第３のＰチャネルＭＯＳトランジスタ及び第３のＮチ
ャネルＭＯＳトランジスタを並列接続し、この第３のＰ
チャネルＭＯＳトランジスタ及び第３のＮチャネルＭＯ
ＳトランジスタのＯＮ抵抗を利用することもできる。こ
の場合、前記遅延回路の形成面積を縮小することができ
る。
【０００９】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１０】図１は本発明の第１の実施例に係るインバ
ータ回路を示す回路図である。Ｐｃｈトランジスタ５は
、従来例と同様にして、そのゲートが入力端子１に接続
され、そのドレインが出力端子２に接続されている。 Ｐｃｈトランジスタ７はＰｃｈトランジスタ５のソース
と電源端子３との間に接続されている。抵抗１０はＰｃ
ｈトランジスタ７のゲートと入力端子１との間に接続さ
れている。コンデンサ１１はＰｃｈトランジスタ７のゲ
ートとＧＮＤ端子４との間に接続されている。この抵抗
１０及びコンデンサ１１により遅延回路９が構成されて
いる。
ータ回路を示す回路図である。Ｐｃｈトランジスタ５は
、従来例と同様にして、そのゲートが入力端子１に接続
され、そのドレインが出力端子２に接続されている。 Ｐｃｈトランジスタ７はＰｃｈトランジスタ５のソース
と電源端子３との間に接続されている。抵抗１０はＰｃ
ｈトランジスタ７のゲートと入力端子１との間に接続さ
れている。コンデンサ１１はＰｃｈトランジスタ７のゲ
ートとＧＮＤ端子４との間に接続されている。この抵抗
１０及びコンデンサ１１により遅延回路９が構成されて
いる。
【００１１】一方、Ｎｃｈトランジスタ６は、従来例と
同様にして、そのゲートが入力端子１に接続され、その
ドレインが出力端子２に接続されている。Ｎｃｈトラン
ジスタ８はＮｃｈトランジスタ６のソースとＧＮＤ端子
４との間に接続されている。そして、Ｎｃｈトランジス
タ８のゲートと入力端子１との間にも、抵抗１０及びコ
ンデンサ１１からなる遅延回路９が接続されている。
同様にして、そのゲートが入力端子１に接続され、その
ドレインが出力端子２に接続されている。Ｎｃｈトラン
ジスタ８はＮｃｈトランジスタ６のソースとＧＮＤ端子
４との間に接続されている。そして、Ｎｃｈトランジス
タ８のゲートと入力端子１との間にも、抵抗１０及びコ
ンデンサ１１からなる遅延回路９が接続されている。
【００１２】次に、上述のインバータ回路の動作につい
て説明する。先ず、入力端子１の入力電圧がＬｏｗレベ
ルのとき、Ｐｃｈトランジスタ５，７はＯＮ状態であり
、Ｎｃｈトランジスタ６，８はＯＦＦ状態である。次に
、入力電圧が上昇すると、Ｎｃｈトランジスタ６はスレ
ッショルド電圧ＶＴＮでＯＮ状態になるが、Ｎｃｈトラ
ンジスタ８は遅延回路９が設けられているためＮｃｈト
ランジスタ６よりも遅れてＯＮ状態になる。一方、Ｐｃ
ｈトランジスタ５は（ＶＤＤ−｜ＶＴＰ｜）でＯＦＦ状
態になるが、Ｐｃｈトランジスタ７は遅延回路９が設け
られているためＰｃｈトランジスタ５よりも遅れてＯＦ
Ｆ状態になる。
て説明する。先ず、入力端子１の入力電圧がＬｏｗレベ
ルのとき、Ｐｃｈトランジスタ５，７はＯＮ状態であり
、Ｎｃｈトランジスタ６，８はＯＦＦ状態である。次に
、入力電圧が上昇すると、Ｎｃｈトランジスタ６はスレ
ッショルド電圧ＶＴＮでＯＮ状態になるが、Ｎｃｈトラ
ンジスタ８は遅延回路９が設けられているためＮｃｈト
ランジスタ６よりも遅れてＯＮ状態になる。一方、Ｐｃ
ｈトランジスタ５は（ＶＤＤ−｜ＶＴＰ｜）でＯＦＦ状
態になるが、Ｐｃｈトランジスタ７は遅延回路９が設け
られているためＰｃｈトランジスタ５よりも遅れてＯＦ
Ｆ状態になる。
【００１３】このように、本実施例によれば、電源端子
３とＧＮＤ端子４との間に直列に接続された２対のトラ
ンジスタ５乃至８の全てがＯＮ状態になる時間を、従来
例における１対のトランジスタ５，６の場合に比して短
縮できるので、電源端子３とＧＮＤ端子４との間を流れ
る消費電流を低減することができる。
３とＧＮＤ端子４との間に直列に接続された２対のトラ
ンジスタ５乃至８の全てがＯＮ状態になる時間を、従来
例における１対のトランジスタ５，６の場合に比して短
縮できるので、電源端子３とＧＮＤ端子４との間を流れ
る消費電流を低減することができる。
【００１４】図２は本発明の第２の実施例に係るインバ
ータ回路を示す回路図である。なお、本実施例は遅延回
路の構成が第１の実施例と異なるものである。
ータ回路を示す回路図である。なお、本実施例は遅延回
路の構成が第１の実施例と異なるものである。
【００１５】Ｐｃｈトランジスタ５はそのゲートが入力
端子１に接続され、そのドレインが出力端子２に接続さ
れている。Ｐｃｈトランジスタ７はＰｃｈトランジスタ
５のソースと電源端子３との間に接続されている。Ｐｃ
ｈトランジスタ１２はそのゲートが電源端子３に接続さ
れ、そのソースが入力端子１に接続され、そのドレイン
がＰｃｈトランジスタ７のゲートに接続されている。Ｎ
ｃｈトランジスタ１３はそのゲートがＧＮＤ端子４に接
続され、そのソースがＰｃｈトランジスタ７のゲートに
接続され、そのドレインが入力端子１に接続されている
。コンデンサ１１はＰｃｈトランジスタ７のゲートとＧ
ＮＤ端子４との間に接続されている。即ち、Ｐｃｈトラ
ンジスタ１２、Ｎｃｈトランジスタ１３及びコンデンサ
１１により遅延回路９ａが構成されている。
端子１に接続され、そのドレインが出力端子２に接続さ
れている。Ｐｃｈトランジスタ７はＰｃｈトランジスタ
５のソースと電源端子３との間に接続されている。Ｐｃ
ｈトランジスタ１２はそのゲートが電源端子３に接続さ
れ、そのソースが入力端子１に接続され、そのドレイン
がＰｃｈトランジスタ７のゲートに接続されている。Ｎ
ｃｈトランジスタ１３はそのゲートがＧＮＤ端子４に接
続され、そのソースがＰｃｈトランジスタ７のゲートに
接続され、そのドレインが入力端子１に接続されている
。コンデンサ１１はＰｃｈトランジスタ７のゲートとＧ
ＮＤ端子４との間に接続されている。即ち、Ｐｃｈトラ
ンジスタ１２、Ｎｃｈトランジスタ１３及びコンデンサ
１１により遅延回路９ａが構成されている。
【００１６】一方、Ｎｃｈトランジスタ６はそのゲート
が入力端子１に接続され、そのドレインが出力端子２に
接続されている。Ｎｃｈトランジスタ８はＮｃｈトラン
ジスタ６のソースとＧＮＤ端子４との間に接続されてい
る。Ｐｃｈトランジスタ１４はそのゲートが電源端子３
に接続され、そのソースが入力端子１に接続され、その
ドレインがＮｃｈトランジスタ８のゲートに接続されて
いる。Ｎｃｈトランジスタ１５はそのゲートがＧＮＤ端
子４に接続され、そのソースがＮｃｈトランジスタ８の
ゲートに接続され、そのドレインが入力端子１に接続さ
れている。コンデンサ１１はＮｃｈトランジスタ８のゲ
ートとＧＮＤ端子４との間に接続されている。即ち、Ｐ
ｃｈトランジスタ１４、Ｎｃｈトランジスタ１５及びコ
ンデンサ１１により遅延回路９ｂが構成されている。
が入力端子１に接続され、そのドレインが出力端子２に
接続されている。Ｎｃｈトランジスタ８はＮｃｈトラン
ジスタ６のソースとＧＮＤ端子４との間に接続されてい
る。Ｐｃｈトランジスタ１４はそのゲートが電源端子３
に接続され、そのソースが入力端子１に接続され、その
ドレインがＮｃｈトランジスタ８のゲートに接続されて
いる。Ｎｃｈトランジスタ１５はそのゲートがＧＮＤ端
子４に接続され、そのソースがＮｃｈトランジスタ８の
ゲートに接続され、そのドレインが入力端子１に接続さ
れている。コンデンサ１１はＮｃｈトランジスタ８のゲ
ートとＧＮＤ端子４との間に接続されている。即ち、Ｐ
ｃｈトランジスタ１４、Ｎｃｈトランジスタ１５及びコ
ンデンサ１１により遅延回路９ｂが構成されている。
【００１７】本実施例においては、入力端子１とＰｃｈ
トランジスタ７のゲートとの間に接続された遅延回路９
ａは、トランジスタ１２，１３のＯＮ抵抗及びコンデン
サ１１により入力電圧を遅延させる。一方、入力端子１
とＮｃｈトランジスタ８のゲートとの間に接続された遅
延回路９ｂは、トランジスタ１４，１５のＯＮ抵抗及び
コンデンサ１１により入力電圧を遅延させる。このため
、入力端子１の入力電圧がＬｏｗレベルから上昇すると
き、第１の実施例と同様にして、Ｎｃｈトランジスタ８
はＮｃｈトランジスタ６よりも遅れてＯＮ状態になるの
で、電源端子３とＧＮＤ端子４との間を流れる消費電流
を低減することができる。
トランジスタ７のゲートとの間に接続された遅延回路９
ａは、トランジスタ１２，１３のＯＮ抵抗及びコンデン
サ１１により入力電圧を遅延させる。一方、入力端子１
とＮｃｈトランジスタ８のゲートとの間に接続された遅
延回路９ｂは、トランジスタ１４，１５のＯＮ抵抗及び
コンデンサ１１により入力電圧を遅延させる。このため
、入力端子１の入力電圧がＬｏｗレベルから上昇すると
き、第１の実施例と同様にして、Ｎｃｈトランジスタ８
はＮｃｈトランジスタ６よりも遅れてＯＮ状態になるの
で、電源端子３とＧＮＤ端子４との間を流れる消費電流
を低減することができる。
【００１８】また、本実施例においては、遅延回路９ａ
，９ｂはトランジスタのＯＮ抵抗を利用しているため、
第１の実施例における遅延回路９よりもその形成面積を
小さくすることができる。
，９ｂはトランジスタのＯＮ抵抗を利用しているため、
第１の実施例における遅延回路９よりもその形成面積を
小さくすることができる。
【００１９】図３及び図４は夫々第２の実施例（図２参
照）及び従来例（図５参照）に係るインバータ回路にお
ける入力電圧、出力電圧及び消費電流の関係をシミュレ
ーションした結果を示すグラフ図である。
照）及び従来例（図５参照）に係るインバータ回路にお
ける入力電圧、出力電圧及び消費電流の関係をシミュレ
ーションした結果を示すグラフ図である。
【００２０】この図３及び図４から明らかなように、第
２の実施例によれば、ピーク時の消費電流を従来に比し
て約２５％低減することができる。
２の実施例によれば、ピーク時の消費電流を従来に比し
て約２５％低減することができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、従
来のインバータ回路を構成する第１のＰチャネルＭＯＳ
トランジスタ及び第１のＮチャネルＭＯＳトランジスタ
に夫々第２のＰチャネルＭＯＳトランジスタ及び第２の
ＮチャネルＭＯＳトランジスタを直列に接続し、遅延回
路により前記第２のＰチャネルＭＯＳトランジスタ及び
前記第２のＮチャネルＭＯＳトランジスタの入力電圧を
遅延させるから、電源端子と接地端子との間に直列に接
続されたトランジスタの全てがＯＮ状態になる時間を従
来に比して短縮できる。従って、電源端子と接地端子と
の間を流れる消費電流を低減することができる。
来のインバータ回路を構成する第１のＰチャネルＭＯＳ
トランジスタ及び第１のＮチャネルＭＯＳトランジスタ
に夫々第２のＰチャネルＭＯＳトランジスタ及び第２の
ＮチャネルＭＯＳトランジスタを直列に接続し、遅延回
路により前記第２のＰチャネルＭＯＳトランジスタ及び
前記第２のＮチャネルＭＯＳトランジスタの入力電圧を
遅延させるから、電源端子と接地端子との間に直列に接
続されたトランジスタの全てがＯＮ状態になる時間を従
来に比して短縮できる。従って、電源端子と接地端子と
の間を流れる消費電流を低減することができる。
【図１】本発明の第１の実施例に係るインバータ回路を
示す回路図である。
示す回路図である。
【図２】本発明の第２の実施例に係るインバータ回路を
示す回路図である。
示す回路図である。
【図３】第２の実施例に係るインバータ回路における入
力電圧、出力電圧及び消費電流の関係をシミュレーショ
ンした結果を示すグラフ図である。
力電圧、出力電圧及び消費電流の関係をシミュレーショ
ンした結果を示すグラフ図である。
【図４】従来例に係るインバータ回路における入力電圧
、出力電圧及び消費電流の関係をシミュレーションした
結果を示すグラフ図である。
、出力電圧及び消費電流の関係をシミュレーションした
結果を示すグラフ図である。
【図５】従来のインバータ回路を示す回路図である。
１；入力端子
２；出力端子
３；電源端子
４；ＧＮＤ端子
５，７，１２，１４；Ｐｃｈトランジスタ６，８，１３
，１５；Ｎｃｈトランジスタ９，９ａ，９ｂ；遅延回路 １０；抵抗 １１；コンデンサ
，１５；Ｎｃｈトランジスタ９，９ａ，９ｂ；遅延回路 １０；抵抗 １１；コンデンサ
Claims (3)
- 【請求項１】 そのゲートが入力端子に接続されその
ドレインが出力端子に接続された第１のＰチャネルＭＯ
Ｓトランジスタ及び第１のＮチャネルＭＯＳトランジス
タと、前記第１のＰチャネルＭＯＳトランジスタのソー
スと電源端子との間に接続された第２のＰチャネルＭＯ
Ｓトランジスタと、前記第１のＮチャネルＭＯＳトラン
ジスタのソースと接地端子との間に接続された第２のＮ
チャネルＭＯＳトランジスタと、前記第２のＰチャネル
ＭＯＳトランジスタのゲートと前記入力端子との間及び
前記第２のＮチャネルＭＯＳトランジスタのゲートと前
記入力端子との間に夫々接続された遅延回路とを有する
ことを特徴とするインバータ回路。 - 【請求項２】 前記各遅延回路は前記第２のＰチャネ
ルＭＯＳトランジスタのゲート又は前記第２のＮチャネ
ルＭＯＳトランジスタのゲートと前記入力端子との間に
夫々接続された抵抗と、前記第２のＰチャネルＭＯＳト
ランジスタのゲート又は前記第２のＮチャネルＭＯＳト
ランジスタのゲートと接地端子との間に夫々接続された
コンデンサとを有することを特徴とする請求項１に記載
のインバータ回路。 - 【請求項３】 前記各遅延回路は前記第２のＰチャネ
ルＭＯＳトランジスタのゲート又は前記第２のＮチャネ
ルＭＯＳトランジスタのゲートと前記入力端子との間に
夫々並列接続された第３のＰチャネルＭＯＳトランジス
タ及び第３のＮチャネルＭＯＳトランジスタと、前記第
２のＰチャネルＭＯＳトランジスタのゲート又は前記第
２のＮチャネルＭＯＳトランジスタのゲートと接地端子
との間に夫々接続されたコンデンサとを有することを特
徴とする請求項１に記載のインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091293A JPH04301921A (ja) | 1991-03-28 | 1991-03-28 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3091293A JPH04301921A (ja) | 1991-03-28 | 1991-03-28 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04301921A true JPH04301921A (ja) | 1992-10-26 |
Family
ID=14022424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3091293A Pending JPH04301921A (ja) | 1991-03-28 | 1991-03-28 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04301921A (ja) |
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| DE19713832C1 (de) * | 1997-04-03 | 1998-11-12 | Siemens Ag | Eingangsverstärker für Eingangssignale mit steilen Flanken |
| KR100557939B1 (ko) * | 1999-12-23 | 2006-03-10 | 주식회사 하이닉스반도체 | 입력버퍼용 딜레이 회로 |
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-
1991
- 1991-03-28 JP JP3091293A patent/JPH04301921A/ja active Pending
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