JPH0430821Y2 - - Google Patents
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- Publication number
- JPH0430821Y2 JPH0430821Y2 JP1984120765U JP12076584U JPH0430821Y2 JP H0430821 Y2 JPH0430821 Y2 JP H0430821Y2 JP 1984120765 U JP1984120765 U JP 1984120765U JP 12076584 U JP12076584 U JP 12076584U JP H0430821 Y2 JPH0430821 Y2 JP H0430821Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- control pole
- semiconductor device
- circuit
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は電力用電界効果トランジスタ（以下
FETという）、バイポーラトランジスタ、サイリ
スタ、ゲートターンオフサイリスタ等の制御極付
半導体デバイスの縦続回路に関するものである。
FETという）、バイポーラトランジスタ、サイリ
スタ、ゲートターンオフサイリスタ等の制御極付
半導体デバイスの縦続回路に関するものである。
第２図は従来の制御極付半導体デバイスの縦続
回路を示す図である。同図においてQ1〜Q10は主
回路端子１，２間に順次直列接続された10個のＮ
チヤンネル型電力用MOSFETで、初段のFETQ1
のゲート極Ｇが信号端子３，４間に印加される制
御信号により抑制される。このFETはＮチヤン
ネル型であるので入力パルスの高レベルでオン
し、低レベルでオフする。R1〜R10は主回路端子
１から２に直列接続された抵抗値のほぼ等しい10
個の電圧バランス用抵抗器で各抵抗器の接続点が
対応するFETQ2〜Q10のゲート極Ｇに接続されて
いる。C1〜C10は各電圧バランス用抵抗器具R1〜
R10に並列接続されたターンオンスピードアツプ
用コンデンサである。
回路を示す図である。同図においてQ1〜Q10は主
回路端子１，２間に順次直列接続された10個のＮ
チヤンネル型電力用MOSFETで、初段のFETQ1
のゲート極Ｇが信号端子３，４間に印加される制
御信号により抑制される。このFETはＮチヤン
ネル型であるので入力パルスの高レベルでオン
し、低レベルでオフする。R1〜R10は主回路端子
１から２に直列接続された抵抗値のほぼ等しい10
個の電圧バランス用抵抗器で各抵抗器の接続点が
対応するFETQ2〜Q10のゲート極Ｇに接続されて
いる。C1〜C10は各電圧バランス用抵抗器具R1〜
R10に並列接続されたターンオンスピードアツプ
用コンデンサである。
この回路において、FETQ1がオフの時、
FETQ2はFETQ1によつて等価的にゲート接地制
御され、FETQ1と同様にオフする。FETQ2がオ
フであればFETQ3もオフであり、同様にして
FETQ10まで全FETQ1〜Q10がオフしている。こ
の時、電圧バランス用抵抗器R1〜R10は主回路端
子１，２間に印加される直流電圧を抵抗分圧して
各FETQ1〜Q10に印加される電圧をほぼ均等に分
担している。この時、コンデンサC1〜C10もその
分担電圧で図示極性に充電されている。ここで初
段のFETQ1が制御端子３，４に印加される制御
信号によりオンすると、FETQ2〜Q10は順次に順
バイアスとなつてオンし、端子１，２間が導通す
る。この時、コンデンサC1〜C9は各FETQ2〜Q10
の順バイアス電源として作用して、各FETQ2〜
Q10のターンオフを速めると共に飽和電圧を低下
させる。次に初段のFETQ1がオフすると、縦続
されたFETQ2〜Q10は順次逆バイアス又は零バイ
アスとなつてターンオフし、端子１，２間は非導
通となる。
FETQ2はFETQ1によつて等価的にゲート接地制
御され、FETQ1と同様にオフする。FETQ2がオ
フであればFETQ3もオフであり、同様にして
FETQ10まで全FETQ1〜Q10がオフしている。こ
の時、電圧バランス用抵抗器R1〜R10は主回路端
子１，２間に印加される直流電圧を抵抗分圧して
各FETQ1〜Q10に印加される電圧をほぼ均等に分
担している。この時、コンデンサC1〜C10もその
分担電圧で図示極性に充電されている。ここで初
段のFETQ1が制御端子３，４に印加される制御
信号によりオンすると、FETQ2〜Q10は順次に順
バイアスとなつてオンし、端子１，２間が導通す
る。この時、コンデンサC1〜C9は各FETQ2〜Q10
の順バイアス電源として作用して、各FETQ2〜
Q10のターンオフを速めると共に飽和電圧を低下
させる。次に初段のFETQ1がオフすると、縦続
されたFETQ2〜Q10は順次逆バイアス又は零バイ
アスとなつてターンオフし、端子１，２間は非導
通となる。
〔考案が解決しようとする問題点〕
この回路では、コンデンサC1〜C10の容量を大
きくする程、縦続回路のターンオフ特性は向上
し、またオン時の飽和電圧も低下して理想スイツ
チに近づくが、ターンオフ時の特性を悪化させる
欠点がある。また、この回路ではコンデンサC1
〜C10が放電するとゲート電圧は端子１，２間の
電圧以上にはなり得ないので充分に順バイアスさ
れず、飽和電圧が高いという欠点がある。
きくする程、縦続回路のターンオフ特性は向上
し、またオン時の飽和電圧も低下して理想スイツ
チに近づくが、ターンオフ時の特性を悪化させる
欠点がある。また、この回路ではコンデンサC1
〜C10が放電するとゲート電圧は端子１，２間の
電圧以上にはなり得ないので充分に順バイアスさ
れず、飽和電圧が高いという欠点がある。
本考案は以上の欠点を除去するために、抵抗値
のほぼ等しい複数の電圧バランス用抵抗器が主回
路端子間に直列接続させ、その各接続点が初段の
制御極付半導体デバイスを除く各制御極付半導体
デバイスの制御極にそれぞれ接続されると共に、
初段の制御極付半導体デバイスの制御極が制御信
号により制御される制御極付半導体デバイスの縦
続回路において、上記各電圧バランス用抵抗器と
それぞれ直列に、コンデンサと電圧制限素子の並
列接続回路を接続したことを特徴とする制御極付
半導体デバイスの縦続回路を提供するものであ
る。
のほぼ等しい複数の電圧バランス用抵抗器が主回
路端子間に直列接続させ、その各接続点が初段の
制御極付半導体デバイスを除く各制御極付半導体
デバイスの制御極にそれぞれ接続されると共に、
初段の制御極付半導体デバイスの制御極が制御信
号により制御される制御極付半導体デバイスの縦
続回路において、上記各電圧バランス用抵抗器と
それぞれ直列に、コンデンサと電圧制限素子の並
列接続回路を接続したことを特徴とする制御極付
半導体デバイスの縦続回路を提供するものであ
る。
本考案は上記のような構成になつているので上
記縦続回路のターンオフ時には上記コンデンサの
充電々圧が上記電圧制限素子により制限されるの
で、ターンオフ特性を悪化させることなく、また
上記縦続回路のオン期間中は上記コンデンサの充
電々圧が上記半導体デバイスの制御極に順バイア
スを供給するので、オン期間中の飽和電圧を充分
に下げることができる。
記縦続回路のターンオフ時には上記コンデンサの
充電々圧が上記電圧制限素子により制限されるの
で、ターンオフ特性を悪化させることなく、また
上記縦続回路のオン期間中は上記コンデンサの充
電々圧が上記半導体デバイスの制御極に順バイア
スを供給するので、オン期間中の飽和電圧を充分
に下げることができる。
第１図は本考案の一実施例を示す図である。同
図において、最終段の抵抗器R10を除くバランス
用抵抗器R1〜R9と直列に大容量のコンデンサ例
えば電解コンデンサC11〜C19と電圧制限素子例え
ばツエナダイオードZ1〜Z9の並列回路を直列接続
し、必要に応じてダイオードD1〜D9を各抵抗器
R1〜R9に夫々並列接続している。ここでツエナ
ダイオードZ1〜Z9の制限電圧VZはFETのオフ時
分担電圧に対して充分に小さいものであり、且つ
FETに充分な順バイアス電圧以上であることが
望ましい。また、R11〜R19はコンデンサC11〜C19
に充電された電圧の放電時間を調節し、オン期間
が長くなつた場合に対応するための抵抗器、Z10
〜Z18はFETQ2〜Q10のゲートＧの過電圧保護の
為にゲート・ソース間に接続されたツエナダイオ
ードである。
図において、最終段の抵抗器R10を除くバランス
用抵抗器R1〜R9と直列に大容量のコンデンサ例
えば電解コンデンサC11〜C19と電圧制限素子例え
ばツエナダイオードZ1〜Z9の並列回路を直列接続
し、必要に応じてダイオードD1〜D9を各抵抗器
R1〜R9に夫々並列接続している。ここでツエナ
ダイオードZ1〜Z9の制限電圧VZはFETのオフ時
分担電圧に対して充分に小さいものであり、且つ
FETに充分な順バイアス電圧以上であることが
望ましい。また、R11〜R19はコンデンサC11〜C19
に充電された電圧の放電時間を調節し、オン期間
が長くなつた場合に対応するための抵抗器、Z10
〜Z18はFETQ2〜Q10のゲートＧの過電圧保護の
為にゲート・ソース間に接続されたツエナダイオ
ードである。
このような構成にすれば、FETQ1〜Q10のオフ
時に大容量のコンデンサC11〜C19は抵抗器R1〜
R10を通してツエナダイオードZ1〜Z9の制限電圧
VZまで図示極性に充電されているので、FETQ1
〜Q10がオンしている期間が長くてもダイオード
D1〜D9及び抵抗器R11〜R19又は抵抗器R1〜R9を
通して各ゲートＧに順バイアス電圧を供給するこ
とができ、オン期間中の飽和電圧を充分に下げる
ことができる。またターンオフ時には、コンデン
サC11〜C19の充電々圧はツエナダイオードZ1〜Z9
で制限されるので、ターンオフ特性を悪化させる
ことがない。以上の実施例ではFETの縦続回路
及びそのスイツチングについて述べたが、FET
のリニア領域の制御、或は、バイポーラトランジ
スタ、ゲートターンオフサイリスタ等、オン期間
中制御極に順バイアスを供給し続けることが望ま
しい半導体デバイスのスイツチング又はリニア制
御に適用することができる。
時に大容量のコンデンサC11〜C19は抵抗器R1〜
R10を通してツエナダイオードZ1〜Z9の制限電圧
VZまで図示極性に充電されているので、FETQ1
〜Q10がオンしている期間が長くてもダイオード
D1〜D9及び抵抗器R11〜R19又は抵抗器R1〜R9を
通して各ゲートＧに順バイアス電圧を供給するこ
とができ、オン期間中の飽和電圧を充分に下げる
ことができる。またターンオフ時には、コンデン
サC11〜C19の充電々圧はツエナダイオードZ1〜Z9
で制限されるので、ターンオフ特性を悪化させる
ことがない。以上の実施例ではFETの縦続回路
及びそのスイツチングについて述べたが、FET
のリニア領域の制御、或は、バイポーラトランジ
スタ、ゲートターンオフサイリスタ等、オン期間
中制御極に順バイアスを供給し続けることが望ま
しい半導体デバイスのスイツチング又はリニア制
御に適用することができる。
以上述べたように本考案は、抵抗値のほぼ等し
い複数の電圧バランス用抵抗器が主回路端子間に
直列接続され、その各接続点が初段の制御極付半
導体デバイスを除く各制御極付半導体デバイスの
制御極にそれぞれ接続されると共に、初段の制御
極付半導体デバイスの制御極が制御信号により制
御される制御極付半導体デバイスの縦続回路にお
いて、上記各電圧バランス用抵抗器とそれぞれ直
列に、コンデンサと電圧制限素子の並列接続回路
を接続したことを特徴とする制御極付半導体デバ
イスの縦続回路である。本考案はこのような特徴
を有するので縦続回路に本来必要な電圧バランス
用抵抗器に流れる電流を利用することにより、上
記縦続回路のターンオフ特性を悪化させることな
く、オン期間中の飽和電圧を充分に下げることが
できる。
い複数の電圧バランス用抵抗器が主回路端子間に
直列接続され、その各接続点が初段の制御極付半
導体デバイスを除く各制御極付半導体デバイスの
制御極にそれぞれ接続されると共に、初段の制御
極付半導体デバイスの制御極が制御信号により制
御される制御極付半導体デバイスの縦続回路にお
いて、上記各電圧バランス用抵抗器とそれぞれ直
列に、コンデンサと電圧制限素子の並列接続回路
を接続したことを特徴とする制御極付半導体デバ
イスの縦続回路である。本考案はこのような特徴
を有するので縦続回路に本来必要な電圧バランス
用抵抗器に流れる電流を利用することにより、上
記縦続回路のターンオフ特性を悪化させることな
く、オン期間中の飽和電圧を充分に下げることが
できる。
第１図は本考案の一実施例を示す図、第２図は
従来の制御極付半導体デバイスの縦続回路を示す
図である。 １，２……主回路端子、３，４……制御端子、
Q1〜Q10……制御極付半導体デバイス、D1〜D9…
…ダイオード、Z1〜Z18……ツエナダイオード、
C1〜C19……コンデンサ、R1〜R19……抵抗器。
従来の制御極付半導体デバイスの縦続回路を示す
図である。 １，２……主回路端子、３，４……制御端子、
Q1〜Q10……制御極付半導体デバイス、D1〜D9…
…ダイオード、Z1〜Z18……ツエナダイオード、
C1〜C19……コンデンサ、R1〜R19……抵抗器。
Claims (1)
- 【実用新案登録請求の範囲】 抵抗値のほぼ等しい複数の電圧バランス用抵抗
器が主回路端子間に直列接続され、その各接続点
が初段の制御極付半導体デバイスを除く各制御極
付半導体デバイスの制御極にそれぞれ接続される
と共に、初段の制御極付半導体デバイスの制御極
が制御信号により制御される制御極付半導体デバ
イスの接続回路において、 上記各電圧バランス用抵抗器とそれぞれ直列
に、コンデンサと電圧制限素子の並列接続回路を
接続したことを特徴とする制御極付半導体デバイ
スの縦続回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12076584U JPS6135444U (ja) | 1984-08-06 | 1984-08-06 | 制御極付半導体デバイスの縦続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12076584U JPS6135444U (ja) | 1984-08-06 | 1984-08-06 | 制御極付半導体デバイスの縦続回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135444U JPS6135444U (ja) | 1986-03-04 |
| JPH0430821Y2 true JPH0430821Y2 (ja) | 1992-07-24 |
Family
ID=30679576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12076584U Granted JPS6135444U (ja) | 1984-08-06 | 1984-08-06 | 制御極付半導体デバイスの縦続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135444U (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267415A (en) * | 1992-11-19 | 1993-12-07 | The Standard Products Company | Waist belt with semi-flush belt weatherstrip |
| CH702971A2 (de) * | 2010-04-07 | 2011-10-14 | Eth Zuerich Eth Transfer | Schalteinrichtung mit jfet-serieschaltung. |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585527B2 (ja) * | 1974-10-14 | 1983-01-31 | 日本電気株式会社 | ハンドウタイソシノ チヨクレツセツゾクカイロ |
-
1984
- 1984-08-06 JP JP12076584U patent/JPS6135444U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135444U (ja) | 1986-03-04 |
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