JPH04286419A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH04286419A JPH04286419A JP3074256A JP7425691A JPH04286419A JP H04286419 A JPH04286419 A JP H04286419A JP 3074256 A JP3074256 A JP 3074256A JP 7425691 A JP7425691 A JP 7425691A JP H04286419 A JPH04286419 A JP H04286419A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路で実現
するレベル変換回路に係わり、特にＣＭＯＳレベルをＥ
ＣＬレベルに変換するレベル変換回路に関する。 【０００２】 【従来の技術】ＣＭＯＳ（相補形金属酸化被膜半導体）
の論理振幅は通常５Ｖであり、これに対しＥＣＬ（エミ
ッタ結合論理回路）の論理レベルは−０．９Ｖ、−１．
７Ｖである。そのため、ＣＭＯＳとＥＣＬとの間で信号
を結合する場合、ＣＭＯＳの論理レベルとＥＣＬの論理
レベルとの変換が必要になる。 【０００３】図２はＣＭＯＳの論理レベルをＥＣＬの論
理レベルに変換する従来のレベル変換回路を示す回路図
である。このレベル変換回路は、定電流源３１を負電源
３２とＮチャンネル型ＭＯＳ（以下、ＮＭＯＳと記す。 ）トランジスタ３４のソースに接続し、入力端子４０を
ＮＭＯＳトランジスタ３４のゲートとＰチャンネル型Ｍ
ＯＳ（以下、ＰＭＯＳと記す。）トランジスタ３５のゲ
ートに接続し、ＮＭＯＳトランジスタ３４のドレインを
ＰＭＯＳトランジスタ３５のドレインとＰＭＯＳトラン
ジスタ３６のドレインおよびゲートとＰＭＯＳトランジ
スタ３７のゲートに接続し、正電源３３をＰＭＯＳトラ
ンジスタ３５，３６，３７のソースに接続し、ＰＭＯＳ
トランジスタ３７のドレインを出力端子４１に接続し、
抵抗素子３８を出力端子４１とＶＴＴ電源３９に接続し
た構成になっている。 【０００４】このレベル変換回路において、入力端子４
０が正電源３３と同電位であるときは、ＰＭＯＳトラン
ジスタ３５がオフ状態で、ＮＭＯＳトランジスタ３４が
オン状態となり、定電流源３１の電流がＰＭＯＳトラン
ジスタ３６に流れる。ＰＭＯＳトランジスタ３６，３７
はカレントミラー回路を構成しており、ＰＭＯＳトラン
ジスタ３６，３７に流れる電流ＩＤ６，ＩＤ７は次式、
数１および数２で与えられる。 【０００５】 【数１】ＩＤ６＝（１／２）μＰ ＣＯＸ（Ｗ６ ／Ｌ
６ ）（ＶＧＳ−ＶＴ ）２ 【数２】ＩＤ７＝（１／２）μＰ ＣＯＸ（Ｗ７ ／Ｌ
７ ）（ＶＧＳ−ＶＴ ）２ 【０００６】ここで、μＰ はＰＭＯＳの電荷移動度、
ＣＯＸは単位面積当りのゲート酸化膜容量、ＶＴ はＰ
ＭＯＳのしきい値電圧、Ｌはゲート長、Ｗはゲート幅、
ＶＧＳはゲートソース間電圧である。ＩＤ６とＩＤ７の
比を求めると次式、数３となる。 【０００７】 【数３】ＩＤ６／ＩＤ７＝（Ｗ６ ／Ｌ６ ）／（Ｗ７
／Ｌ７ ）【０００８】この数３は、ＰＭＯＳトラン
ジスタ３６，３７のゲート幅とゲート長の比でＰＭＯＳ
トランジスタ３６の電流ＩＤ６とＰＭＯＳトランジスタ
３７の電流ＩＤ７の比が決まることを意味する。 【０００９】ここで、正電源３３を０Ｖ、負電源３２を
−５．２Ｖ、負荷抵抗である抵抗素子３８を５０Ω、Ｖ
ＴＴ電源３９を−１．７Ｖ、ＩＤ７＝１０×ＩＤ６とな
るようにＷ６ ，Ｌ６ ，Ｗ７ ，Ｌ７ を設定すると
、定電流源３１の電流値が１．６ｍＡであれば、入力端
子４０が正電源３３と同電位であるときＰＭＯＳトラン
ジスタ３７に流れる電流は１６ｍＡとなり、抵抗素子３
８で生じる電圧降下は０．８Ｖで、出力端子４１の電位
は−０．９Ｖとなる。 【００１０】一方、入力端子４０が−５．２Ｖのときは
、ＮＭＯＳトランジスタ３４がオフ状態、ＰＭＯＳトラ
ンジスタ３５はオン状態でＰＭＯＳトランジスタ３６，
３７はオフ状態となりＶＴＴ電源３９の電圧が抵抗素子
３８を介して出力端子４１に与えられて、この出力端子
４１は−１．７Ｖとなる。以上のように、入力端子４０
が０Ｖのとき出力端子４１は−０．９Ｖとなり、入力端
子４０が−５．２Ｖのとき出力端子４１は−１．７Ｖと
なり、ＣＭＯＳレベルがＥＣＬレベルに変換される。 【００１１】 【発明が解決しようとする課題】しかしながら、図２に
示す従来のレベル変換回路では、入力端子４０が０Ｖの
とき、温度、電源電圧の変動や半導体集積回路の製造ば
らつきによりＰＭＯＳトランジスタ３６，３７で構成さ
れるカレントミラー回路の動作点がずれ、ＰＭＯＳトラ
ンジスタ３６，３７の電流値が変動するため、ＥＣＬの
論理振幅の仕様を保証できなくなるという問題点があっ
た。 【００１２】そこで本発明の目的は、温度、電源電圧の
変動や半導体集積回路の製造ばらつきがあっても論理レ
ベルの変動が少なく、安定なレベル変換を行うレベル変
換回路を提供することにある。 【００１３】請求項１記載の発明のレベル変換回路は、
電源電圧を抵抗分割してレベル変換後の論理レベルであ
る第１の電圧と第２の電圧を作成し、それぞれ第１の端
子と第２の端子から出力する複数の抵抗と、第１の端子
と変換後のレベル出力端子との間に設けられ、レベル変
換前の第１のレベルでオン状態となり第２のレベルでオ
フ状態となるようにレベル変換前のレベルによって制御
される第１のトランスファゲートと、第２の端子と変換
後のレベル出力端子との間に設けられ、レベル変換前の
第１のレベルでオフ状態となり第２のレベルでオン状態
となるようにレベル変換前のレベルによって制御される
第２のトランスファゲートとを備えたものである。 【００１４】このレベル変換回路では、レベル変換前の
レベルが第１のレベルのときは、第１のトランスファゲ
ートがオン、第２のトランスファゲートがオフとなり、
第１の端子から出力される変換後の論理レベルの第１の
電圧が第１のトランスファゲートを介して出力される。 逆に、レベル変換前のレベルが第２のレベルのときは、
第１のトランスファゲートがオフ、第２のトランスファ
ゲートがオンとなり、第２の端子から出力される変換後
の論理レベルの第２の電圧が第２のトランスファゲート
を介して出力される。 【００１５】請求項２記載の発明のレベル変換回路は、
請求項１記載の発明において、正入力端が第１のトラン
スファゲートと第２のトランスファゲートの各出力端に
接続され、出力端が負入力端と変換後のレベル出力端子
とに接続された増幅器を備え、この増幅器を介して変換
後の論理レベルを出力するようにしたものである。 【００１６】請求項３記載の発明のレベル変換回路は、
請求項２記載の発明において、第１のトランスファゲー
トをＮチャンネル型ＭＯＳトランジスタおよびＰチャン
ネル型ＭＯＳトランジスタによって構成し、この両トラ
ンジスタの各ドレインを第１の端子に接続し、各ソース
を増幅器の正入力端に接続し、Ｎチャンネル型ＭＯＳト
ランジスタのゲートを変換前のレベル入力端子に接続し
、Ｐチャンネル型ＭＯＳトランジスタのゲートをインバ
ータを介して変換前のレベル入力端子に接続し、また、
第２のトランスファゲートをＮチャンネル型ＭＯＳトラ
ンジスタおよびＰチャンネル型ＭＯＳトランジスタによ
って構成し、この両トランジスタの各ドレインを第２の
端子に接続し、各ソースを増幅器の正入力端に接続し、
Ｎチャンネル型ＭＯＳトランジスタのゲートをインバー
タを介して変換前のレベル入力端子に接続し、Ｐチャン
ネル型ＭＯＳトランジスタのゲートを変換前のレベル入
力端子に接続したものである。 【００１７】 【実施例】以下、図面を参照して本発明の実施例につい
て説明する。 【００１８】図１は本発明の一実施例のレベル変換回路
を示す回路図である。このレベル変換回路は、電源電圧
を抵抗分割してレベル変換後の論理レベルである第１の
電圧と第２の電圧を作成する複数の抵抗として、直列に
接続された抵抗素子１１，１２，１３を備えている。抵
抗素子１１の一端は接地され、他端は抵抗素子１２の一
端に接続されている。抵抗素子１２の他端は抵抗素子１
３の一端に接続され、抵抗素子１３の他端は負電源２２
に接続されている。 【００１９】また、レベル変換回路は、Ｎチャンネル型
ＭＯＳ（以下、ＮＭＯＳと記す。）トランジスタ１４お
よびＰチャンネル型ＭＯＳ（以下、ＰＭＯＳと記す。）
トランジスタ１５で構成された第１のトランスファゲー
ト２４と、ＮＭＯＳトランジスタ１６およびＰＭＯＳト
ランジスタ１７で構成された第２のトランスファゲート
２６と、この各トランスファゲート２４，２６の出力端
に接続された増幅器１９と、変換前のレベル入力端子２
０に接続されたインバータ論理素子１８とを備えている
。増幅器１９の出力端は、この増幅器１９の負入力端（
反転入力端）と変換後のレベル出力端子２１とに接続さ
れている。 【００２０】ＮＭＯＳトランジスタ１４およびＰＭＯＳ
トランジスタ１５の各ドレインは抵抗素子１１の他端お
よび抵抗素子１２の一端に接続され、各ソースは増幅器
１９の正入力端（非反転入力端）に接続され、ＮＭＯＳ
トランジスタ１４のゲートは入力端子２０に接続され、
ＰＭＯＳトランジスタ１５のゲートはインバータ論理素
子１８を介して入力端子２０に接続されている。 【００２１】一方、ＮＭＯＳトランジスタ１６およびＰ
ＭＯＳトランジスタ１７の各ドレインは抵抗素子１２の
他端および抵抗素子１３の一端に接続され、各ソースは
増幅器１９の正入力端に接続され、ＮＭＯＳトランジス
タ１６のゲートはインバータ論理素子１８を介して入力
端子２０に接続され、ＰＭＯＳトランジスタ１７のゲー
トは入力端子２０に接続されている。 【００２２】なお、以上のような構成のレベル変換回路
は半導体集積回路で実現される。 【００２３】次に、本実施例の動作について説明する。 抵抗素子１１，１２，１３は、接地電位から負電源２２
までの電圧を抵抗分割しており、ＥＣＬの論理レベルで
ある−０．９Ｖと−１．７Ｖとを作り出している。−０
．９Ｖは抵抗素子１１の他端および抵抗素子１２の一端
から出力され、第１のトランスファゲート２４に入力さ
れている。また、−１．７Ｖは抵抗素子１２の他端およ
び抵抗素子１３の一端から出力され、第２のトランスフ
ァゲート２６に入力されている。 【００２４】第１および第２のトランスファゲート２４
，２６は、それぞれ入力端子２０に入力された電圧とそ
の反転電圧であるインバータ論理素子１８の出力電圧に
よって制御されており、第１のトランスファゲート２４
がオン状態のとき第２のトランスファゲート２６がオフ
状態となり、逆に第１のトランスファゲート２４がオフ
状態のとき第２のトランスファゲート２６がオン状態と
なる。このような動作によって、抵抗分割で作成した−
０．９Ｖと−１．７Ｖのいずれか一方の電圧を選択し増
幅器１９へ供給する。全帰還をかけた増幅器１９は入力
された電圧と同電圧を出力する。 【００２５】今、仮に接地電位を０Ｖ、負電源２２の電
位を−５Ｖとすると、入力端子２０がＣＭＯＳレベルで
のハイレベルである０Ｖのとき第１のトランスファゲー
ト２４はオン状態となり、第２のトランスファゲート２
６はオフ状態となる。このとき、増幅器１９の正入力端
には抵抗分割で作成した−０．９Ｖが入力され、出力端
子２１はＥＣＬのハイレベルである−０．９Ｖを出力す
る。逆に、入力端子２０がＣＭＯＳレベルでのローレベ
ルである−５Ｖのとき第１のトランスファゲート２４は
オフ状態となり、第２のトランスファゲート２６はオン
状態となる。このとき、増幅器１９の正入力端には抵抗
分割で作成した−１．７Ｖが入力され、出力端子２１は
ＥＣＬのローレベルである−１．７Ｖを出力する。この
ようにして、本実施例のレベル変換回路は、ＣＭＯＳの
論理振幅をＥＣＬの論理レベルに変換することができる
。 【００２６】ところで、本実施例のレベル変換回路の出
力におけるＥＣＬの論理レベルを変動させる要因には、
電源変動、温度変動、半導体集積回路の製造ばらつき、
増幅器１９のオフセット等がある。半導体集積回路で実
現する増幅器１９のオフセットは電源変動、温度変動、
半導体集積回路の製造ばらつきを考慮しても数ｍＶ程度
であり、論理レベルの変動への影響は無視できる程度で
ある。同様に半導体集積回路の製造ばらつきによる抵抗
素子の比精度も１％程度と無視できる程度である。出力
の論理レベルを変動させる要因には電源変動によって抵
抗分割で作り出したＥＣＬの論理レベル電圧が変動する
ことが支配的である。抵抗素子１１，１２，１３の抵抗
値をそれぞれＲ１ ，Ｒ２ ，Ｒ３ とし、ＥＣＬのハ
イレベル電圧に相当する抵抗分割電圧をＶＨ 、ローレ
ベル電圧に相当する抵抗分割電圧をＶＬ 、負電源２２
の電位をＶＳＳとすると、ＶＳＳの変動によるＶＨ ，
ＶＬ の変動は次式、数４および数５で与えられる。 【００２７】 【数４】（ＶＨ ＋ΔＶＨ ）＝｛Ｒ１ ／（Ｒ１ ＋
Ｒ２ ＋Ｒ３ ）｝×（ＶＳＳ＋ΔＶＳＳ） 【数５】（ＶＬ ＋ΔＶＬ ）＝｛（Ｒ１ ＋Ｒ２ ）
／（Ｒ１ ＋Ｒ２ ＋Ｒ３ ）｝×（ＶＳＳ＋ΔＶＳＳ
）【００２８】上記数４，数５は、電源変動に対するＥ
ＣＬレベルの論理レベルの変動が抵抗分割比によって抑
圧されることを意味する。今仮に、ＶＳＳが−５Ｖに対
してΔＶＳＳ（±５％）変動した場合、ＶＨ の変動を
表わすΔＶＨ は±４５ｍＶ、ＶＬ の変動を表わすΔ
ＶＬ は±８５ｍＶとなり、増幅器１９のオフセットは
無視できる程度なので出力端子２１での論理レベルの変
動はＶＨ ，ＶＬ の変動、すなわちΔＶＨ ，ΔＶＬ
と同等であり、ＥＣＬの論理振幅の仕様を保証するこ
とができる。 【００２９】 【発明の効果】以上説明したように本発明によれば、電
源電圧を抵抗分割して作成したレベル変換後の論理レベ
ルである第１の電圧と第２の電圧の一方を、変換前のレ
ベルによって制御される２つのトランスファゲートによ
って選択的に出力するようにしたので、温度、電源電圧
の変動や半導体集積回路の製造ばらつきがあっても論理
レベルの変動が少なく、安定なレベル変換を行うことが
できるという効果がある。
するレベル変換回路に係わり、特にＣＭＯＳレベルをＥ
ＣＬレベルに変換するレベル変換回路に関する。 【０００２】 【従来の技術】ＣＭＯＳ（相補形金属酸化被膜半導体）
の論理振幅は通常５Ｖであり、これに対しＥＣＬ（エミ
ッタ結合論理回路）の論理レベルは−０．９Ｖ、−１．
７Ｖである。そのため、ＣＭＯＳとＥＣＬとの間で信号
を結合する場合、ＣＭＯＳの論理レベルとＥＣＬの論理
レベルとの変換が必要になる。 【０００３】図２はＣＭＯＳの論理レベルをＥＣＬの論
理レベルに変換する従来のレベル変換回路を示す回路図
である。このレベル変換回路は、定電流源３１を負電源
３２とＮチャンネル型ＭＯＳ（以下、ＮＭＯＳと記す。 ）トランジスタ３４のソースに接続し、入力端子４０を
ＮＭＯＳトランジスタ３４のゲートとＰチャンネル型Ｍ
ＯＳ（以下、ＰＭＯＳと記す。）トランジスタ３５のゲ
ートに接続し、ＮＭＯＳトランジスタ３４のドレインを
ＰＭＯＳトランジスタ３５のドレインとＰＭＯＳトラン
ジスタ３６のドレインおよびゲートとＰＭＯＳトランジ
スタ３７のゲートに接続し、正電源３３をＰＭＯＳトラ
ンジスタ３５，３６，３７のソースに接続し、ＰＭＯＳ
トランジスタ３７のドレインを出力端子４１に接続し、
抵抗素子３８を出力端子４１とＶＴＴ電源３９に接続し
た構成になっている。 【０００４】このレベル変換回路において、入力端子４
０が正電源３３と同電位であるときは、ＰＭＯＳトラン
ジスタ３５がオフ状態で、ＮＭＯＳトランジスタ３４が
オン状態となり、定電流源３１の電流がＰＭＯＳトラン
ジスタ３６に流れる。ＰＭＯＳトランジスタ３６，３７
はカレントミラー回路を構成しており、ＰＭＯＳトラン
ジスタ３６，３７に流れる電流ＩＤ６，ＩＤ７は次式、
数１および数２で与えられる。 【０００５】 【数１】ＩＤ６＝（１／２）μＰ ＣＯＸ（Ｗ６ ／Ｌ
６ ）（ＶＧＳ−ＶＴ ）２ 【数２】ＩＤ７＝（１／２）μＰ ＣＯＸ（Ｗ７ ／Ｌ
７ ）（ＶＧＳ−ＶＴ ）２ 【０００６】ここで、μＰ はＰＭＯＳの電荷移動度、
ＣＯＸは単位面積当りのゲート酸化膜容量、ＶＴ はＰ
ＭＯＳのしきい値電圧、Ｌはゲート長、Ｗはゲート幅、
ＶＧＳはゲートソース間電圧である。ＩＤ６とＩＤ７の
比を求めると次式、数３となる。 【０００７】 【数３】ＩＤ６／ＩＤ７＝（Ｗ６ ／Ｌ６ ）／（Ｗ７
／Ｌ７ ）【０００８】この数３は、ＰＭＯＳトラン
ジスタ３６，３７のゲート幅とゲート長の比でＰＭＯＳ
トランジスタ３６の電流ＩＤ６とＰＭＯＳトランジスタ
３７の電流ＩＤ７の比が決まることを意味する。 【０００９】ここで、正電源３３を０Ｖ、負電源３２を
−５．２Ｖ、負荷抵抗である抵抗素子３８を５０Ω、Ｖ
ＴＴ電源３９を−１．７Ｖ、ＩＤ７＝１０×ＩＤ６とな
るようにＷ６ ，Ｌ６ ，Ｗ７ ，Ｌ７ を設定すると
、定電流源３１の電流値が１．６ｍＡであれば、入力端
子４０が正電源３３と同電位であるときＰＭＯＳトラン
ジスタ３７に流れる電流は１６ｍＡとなり、抵抗素子３
８で生じる電圧降下は０．８Ｖで、出力端子４１の電位
は−０．９Ｖとなる。 【００１０】一方、入力端子４０が−５．２Ｖのときは
、ＮＭＯＳトランジスタ３４がオフ状態、ＰＭＯＳトラ
ンジスタ３５はオン状態でＰＭＯＳトランジスタ３６，
３７はオフ状態となりＶＴＴ電源３９の電圧が抵抗素子
３８を介して出力端子４１に与えられて、この出力端子
４１は−１．７Ｖとなる。以上のように、入力端子４０
が０Ｖのとき出力端子４１は−０．９Ｖとなり、入力端
子４０が−５．２Ｖのとき出力端子４１は−１．７Ｖと
なり、ＣＭＯＳレベルがＥＣＬレベルに変換される。 【００１１】 【発明が解決しようとする課題】しかしながら、図２に
示す従来のレベル変換回路では、入力端子４０が０Ｖの
とき、温度、電源電圧の変動や半導体集積回路の製造ば
らつきによりＰＭＯＳトランジスタ３６，３７で構成さ
れるカレントミラー回路の動作点がずれ、ＰＭＯＳトラ
ンジスタ３６，３７の電流値が変動するため、ＥＣＬの
論理振幅の仕様を保証できなくなるという問題点があっ
た。 【００１２】そこで本発明の目的は、温度、電源電圧の
変動や半導体集積回路の製造ばらつきがあっても論理レ
ベルの変動が少なく、安定なレベル変換を行うレベル変
換回路を提供することにある。 【００１３】請求項１記載の発明のレベル変換回路は、
電源電圧を抵抗分割してレベル変換後の論理レベルであ
る第１の電圧と第２の電圧を作成し、それぞれ第１の端
子と第２の端子から出力する複数の抵抗と、第１の端子
と変換後のレベル出力端子との間に設けられ、レベル変
換前の第１のレベルでオン状態となり第２のレベルでオ
フ状態となるようにレベル変換前のレベルによって制御
される第１のトランスファゲートと、第２の端子と変換
後のレベル出力端子との間に設けられ、レベル変換前の
第１のレベルでオフ状態となり第２のレベルでオン状態
となるようにレベル変換前のレベルによって制御される
第２のトランスファゲートとを備えたものである。 【００１４】このレベル変換回路では、レベル変換前の
レベルが第１のレベルのときは、第１のトランスファゲ
ートがオン、第２のトランスファゲートがオフとなり、
第１の端子から出力される変換後の論理レベルの第１の
電圧が第１のトランスファゲートを介して出力される。 逆に、レベル変換前のレベルが第２のレベルのときは、
第１のトランスファゲートがオフ、第２のトランスファ
ゲートがオンとなり、第２の端子から出力される変換後
の論理レベルの第２の電圧が第２のトランスファゲート
を介して出力される。 【００１５】請求項２記載の発明のレベル変換回路は、
請求項１記載の発明において、正入力端が第１のトラン
スファゲートと第２のトランスファゲートの各出力端に
接続され、出力端が負入力端と変換後のレベル出力端子
とに接続された増幅器を備え、この増幅器を介して変換
後の論理レベルを出力するようにしたものである。 【００１６】請求項３記載の発明のレベル変換回路は、
請求項２記載の発明において、第１のトランスファゲー
トをＮチャンネル型ＭＯＳトランジスタおよびＰチャン
ネル型ＭＯＳトランジスタによって構成し、この両トラ
ンジスタの各ドレインを第１の端子に接続し、各ソース
を増幅器の正入力端に接続し、Ｎチャンネル型ＭＯＳト
ランジスタのゲートを変換前のレベル入力端子に接続し
、Ｐチャンネル型ＭＯＳトランジスタのゲートをインバ
ータを介して変換前のレベル入力端子に接続し、また、
第２のトランスファゲートをＮチャンネル型ＭＯＳトラ
ンジスタおよびＰチャンネル型ＭＯＳトランジスタによ
って構成し、この両トランジスタの各ドレインを第２の
端子に接続し、各ソースを増幅器の正入力端に接続し、
Ｎチャンネル型ＭＯＳトランジスタのゲートをインバー
タを介して変換前のレベル入力端子に接続し、Ｐチャン
ネル型ＭＯＳトランジスタのゲートを変換前のレベル入
力端子に接続したものである。 【００１７】 【実施例】以下、図面を参照して本発明の実施例につい
て説明する。 【００１８】図１は本発明の一実施例のレベル変換回路
を示す回路図である。このレベル変換回路は、電源電圧
を抵抗分割してレベル変換後の論理レベルである第１の
電圧と第２の電圧を作成する複数の抵抗として、直列に
接続された抵抗素子１１，１２，１３を備えている。抵
抗素子１１の一端は接地され、他端は抵抗素子１２の一
端に接続されている。抵抗素子１２の他端は抵抗素子１
３の一端に接続され、抵抗素子１３の他端は負電源２２
に接続されている。 【００１９】また、レベル変換回路は、Ｎチャンネル型
ＭＯＳ（以下、ＮＭＯＳと記す。）トランジスタ１４お
よびＰチャンネル型ＭＯＳ（以下、ＰＭＯＳと記す。）
トランジスタ１５で構成された第１のトランスファゲー
ト２４と、ＮＭＯＳトランジスタ１６およびＰＭＯＳト
ランジスタ１７で構成された第２のトランスファゲート
２６と、この各トランスファゲート２４，２６の出力端
に接続された増幅器１９と、変換前のレベル入力端子２
０に接続されたインバータ論理素子１８とを備えている
。増幅器１９の出力端は、この増幅器１９の負入力端（
反転入力端）と変換後のレベル出力端子２１とに接続さ
れている。 【００２０】ＮＭＯＳトランジスタ１４およびＰＭＯＳ
トランジスタ１５の各ドレインは抵抗素子１１の他端お
よび抵抗素子１２の一端に接続され、各ソースは増幅器
１９の正入力端（非反転入力端）に接続され、ＮＭＯＳ
トランジスタ１４のゲートは入力端子２０に接続され、
ＰＭＯＳトランジスタ１５のゲートはインバータ論理素
子１８を介して入力端子２０に接続されている。 【００２１】一方、ＮＭＯＳトランジスタ１６およびＰ
ＭＯＳトランジスタ１７の各ドレインは抵抗素子１２の
他端および抵抗素子１３の一端に接続され、各ソースは
増幅器１９の正入力端に接続され、ＮＭＯＳトランジス
タ１６のゲートはインバータ論理素子１８を介して入力
端子２０に接続され、ＰＭＯＳトランジスタ１７のゲー
トは入力端子２０に接続されている。 【００２２】なお、以上のような構成のレベル変換回路
は半導体集積回路で実現される。 【００２３】次に、本実施例の動作について説明する。 抵抗素子１１，１２，１３は、接地電位から負電源２２
までの電圧を抵抗分割しており、ＥＣＬの論理レベルで
ある−０．９Ｖと−１．７Ｖとを作り出している。−０
．９Ｖは抵抗素子１１の他端および抵抗素子１２の一端
から出力され、第１のトランスファゲート２４に入力さ
れている。また、−１．７Ｖは抵抗素子１２の他端およ
び抵抗素子１３の一端から出力され、第２のトランスフ
ァゲート２６に入力されている。 【００２４】第１および第２のトランスファゲート２４
，２６は、それぞれ入力端子２０に入力された電圧とそ
の反転電圧であるインバータ論理素子１８の出力電圧に
よって制御されており、第１のトランスファゲート２４
がオン状態のとき第２のトランスファゲート２６がオフ
状態となり、逆に第１のトランスファゲート２４がオフ
状態のとき第２のトランスファゲート２６がオン状態と
なる。このような動作によって、抵抗分割で作成した−
０．９Ｖと−１．７Ｖのいずれか一方の電圧を選択し増
幅器１９へ供給する。全帰還をかけた増幅器１９は入力
された電圧と同電圧を出力する。 【００２５】今、仮に接地電位を０Ｖ、負電源２２の電
位を−５Ｖとすると、入力端子２０がＣＭＯＳレベルで
のハイレベルである０Ｖのとき第１のトランスファゲー
ト２４はオン状態となり、第２のトランスファゲート２
６はオフ状態となる。このとき、増幅器１９の正入力端
には抵抗分割で作成した−０．９Ｖが入力され、出力端
子２１はＥＣＬのハイレベルである−０．９Ｖを出力す
る。逆に、入力端子２０がＣＭＯＳレベルでのローレベ
ルである−５Ｖのとき第１のトランスファゲート２４は
オフ状態となり、第２のトランスファゲート２６はオン
状態となる。このとき、増幅器１９の正入力端には抵抗
分割で作成した−１．７Ｖが入力され、出力端子２１は
ＥＣＬのローレベルである−１．７Ｖを出力する。この
ようにして、本実施例のレベル変換回路は、ＣＭＯＳの
論理振幅をＥＣＬの論理レベルに変換することができる
。 【００２６】ところで、本実施例のレベル変換回路の出
力におけるＥＣＬの論理レベルを変動させる要因には、
電源変動、温度変動、半導体集積回路の製造ばらつき、
増幅器１９のオフセット等がある。半導体集積回路で実
現する増幅器１９のオフセットは電源変動、温度変動、
半導体集積回路の製造ばらつきを考慮しても数ｍＶ程度
であり、論理レベルの変動への影響は無視できる程度で
ある。同様に半導体集積回路の製造ばらつきによる抵抗
素子の比精度も１％程度と無視できる程度である。出力
の論理レベルを変動させる要因には電源変動によって抵
抗分割で作り出したＥＣＬの論理レベル電圧が変動する
ことが支配的である。抵抗素子１１，１２，１３の抵抗
値をそれぞれＲ１ ，Ｒ２ ，Ｒ３ とし、ＥＣＬのハ
イレベル電圧に相当する抵抗分割電圧をＶＨ 、ローレ
ベル電圧に相当する抵抗分割電圧をＶＬ 、負電源２２
の電位をＶＳＳとすると、ＶＳＳの変動によるＶＨ ，
ＶＬ の変動は次式、数４および数５で与えられる。 【００２７】 【数４】（ＶＨ ＋ΔＶＨ ）＝｛Ｒ１ ／（Ｒ１ ＋
Ｒ２ ＋Ｒ３ ）｝×（ＶＳＳ＋ΔＶＳＳ） 【数５】（ＶＬ ＋ΔＶＬ ）＝｛（Ｒ１ ＋Ｒ２ ）
／（Ｒ１ ＋Ｒ２ ＋Ｒ３ ）｝×（ＶＳＳ＋ΔＶＳＳ
）【００２８】上記数４，数５は、電源変動に対するＥ
ＣＬレベルの論理レベルの変動が抵抗分割比によって抑
圧されることを意味する。今仮に、ＶＳＳが−５Ｖに対
してΔＶＳＳ（±５％）変動した場合、ＶＨ の変動を
表わすΔＶＨ は±４５ｍＶ、ＶＬ の変動を表わすΔ
ＶＬ は±８５ｍＶとなり、増幅器１９のオフセットは
無視できる程度なので出力端子２１での論理レベルの変
動はＶＨ ，ＶＬ の変動、すなわちΔＶＨ ，ΔＶＬ
と同等であり、ＥＣＬの論理振幅の仕様を保証するこ
とができる。 【００２９】 【発明の効果】以上説明したように本発明によれば、電
源電圧を抵抗分割して作成したレベル変換後の論理レベ
ルである第１の電圧と第２の電圧の一方を、変換前のレ
ベルによって制御される２つのトランスファゲートによ
って選択的に出力するようにしたので、温度、電源電圧
の変動や半導体集積回路の製造ばらつきがあっても論理
レベルの変動が少なく、安定なレベル変換を行うことが
できるという効果がある。
【図１】本発明の一実施例のレベル変換回路を示す回路
図である。
図である。
【図２】ＣＭＯＳの論理レベルをＥＣＬの論理レベルに
変換する従来のレベル変換回路を示す回路図である。
変換する従来のレベル変換回路を示す回路図である。
１１，１２，１３ 抵抗素子
１４，１６ ＮＭＯＳトランジスタ
１５，１７ ＰＭＯＳトランジスタ
１８ インバータ
１９ 増幅器
２０ 入力端子
２１ 出力端子
２２ 負電源
２４ 第１のトランスファゲート
２６ 第２のトランスファゲート
Claims (3)
- 【請求項１】 電源電圧を抵抗分割して、レベル変換
後の論理レベルである第１の電圧と第２の電圧を作成し
、それぞれ第１の端子と第２の端子から出力する複数の
抵抗と、前記第１の端子と変換後のレベル出力端子との
間に設けられ、レベル変換前の第１のレベルでオン状態
となり第２のレベルでオフ状態となるようにレベル変換
前のレベルによって制御される第１のトランスファゲー
トと、前記第２の端子と変換後のレベル出力端子との間
に設けられ、レベル変換前の第１のレベルでオフ状態と
なり第２のレベルでオン状態となるようにレベル変換前
のレベルによって制御される第２のトランスファゲート
とを具備することを特徴とするレベル変換回路。 - 【請求項２】 正入力端が前記第１のトランスファゲ
ートと第２のトランスファゲートの各出力端に接続され
、出力端が負入力端と変換後のレベル出力端子とに接続
された増幅器を備えたことを特徴とする請求項１記載の
レベル変換回路。 - 【請求項３】 前記第１のトランスファゲートはＮチ
ャンネル型ＭＯＳトランジスタおよびＰチャンネル型Ｍ
ＯＳトランジスタを有し、この両トランジスタの各ドレ
インは前記第１の端子に接続され、各ソースは前記増幅
器の正入力端に接続され、Ｎチャンネル型ＭＯＳトラン
ジスタのゲートは変換前のレベル入力端子に接続され、
Ｐチャンネル型ＭＯＳトランジスタのゲートはインバー
タを介して変換前のレベル入力端子に接続されており、
前記第２のトランスファゲートはＮチャンネル型ＭＯＳ
トランジスタおよびＰチャンネル型ＭＯＳトランジスタ
を有し、この両トランジスタの各ドレインは前記第２の
端子に接続され、各ソースは前記増幅器の正入力端に接
続され、Ｎチャンネル型ＭＯＳトランジスタのゲートは
前記インバータを介して変換前のレベル入力端子に接続
され、Ｐチャンネル型ＭＯＳトランジスタのゲートは変
換前のレベル入力端子に接続されていることを特徴とす
る請求項２記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074256A JPH04286419A (ja) | 1991-03-15 | 1991-03-15 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074256A JPH04286419A (ja) | 1991-03-15 | 1991-03-15 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286419A true JPH04286419A (ja) | 1992-10-12 |
Family
ID=13541890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074256A Pending JPH04286419A (ja) | 1991-03-15 | 1991-03-15 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286419A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320413B1 (en) | 1999-05-28 | 2001-11-20 | Nec Corporation | Level conversion circuit |
| EP2077619A2 (en) * | 2008-01-07 | 2009-07-08 | Honeywell International Inc. | System for providing a complementary metal-oxide semiconductor (CMOS) emitter coupled logic (ECL) equivalent input/output (I/O) circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350209A (ja) * | 1986-08-20 | 1988-03-03 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| JPH03135219A (ja) * | 1989-10-20 | 1991-06-10 | Fujitsu Ltd | レベル変換回路 |
-
1991
- 1991-03-15 JP JP3074256A patent/JPH04286419A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6350209A (ja) * | 1986-08-20 | 1988-03-03 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| JPH03135219A (ja) * | 1989-10-20 | 1991-06-10 | Fujitsu Ltd | レベル変換回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6320413B1 (en) | 1999-05-28 | 2001-11-20 | Nec Corporation | Level conversion circuit |
| EP2077619A2 (en) * | 2008-01-07 | 2009-07-08 | Honeywell International Inc. | System for providing a complementary metal-oxide semiconductor (CMOS) emitter coupled logic (ECL) equivalent input/output (I/O) circuit |
| EP2077619A3 (en) * | 2008-01-07 | 2012-04-04 | Honeywell International Inc. | System for providing a complementary metal-oxide semiconductor (CMOS) emitter coupled logic (ECL) equivalent input/output (I/O) circuit |
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