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JPH04256338A - 集積回路の自動レイアウト方式 - Google Patents

集積回路の自動レイアウト方式

Info

Publication number
JPH04256338A
JPH04256338A JP3017807A JP1780791A JPH04256338A JP H04256338 A JPH04256338 A JP H04256338A JP 3017807 A JP3017807 A JP 3017807A JP 1780791 A JP1780791 A JP 1780791A JP H04256338 A JPH04256338 A JP H04256338A
Authority
JP
Japan
Prior art keywords
pad
pads
chip
automatic
coordinates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3017807A
Other languages
English (en)
Inventor
Tomoaki Isozaki
磯崎　智明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3017807A priority Critical patent/JPH04256338A/ja
Priority to US07/832,331 priority patent/US5292687A/en
Publication of JPH04256338A publication Critical patent/JPH04256338A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路のマスク
パターンの自動レイアウト方式に関し、特にパッド周辺
部も自動設計のできる自動レイアウト方式に関する。
【０００２】
【従来の技術】従来、半導体集積回路のマスクパターン
設計に関しては各種のＣＡＤツール，自動設計手法が提
案されており、特にＡＳＩＣと呼ばれている特定用途向
半導体集積回路のマスクパターン設計は、短納期が要求
されるため、自動レイアウトツールを用いた設計が主流
となっている。
【０００３】図５は従来の自動設計方式を説明するフロ
ーチャートを示す。
【０００４】従来の設計方式においては、パッド周辺部
も自動的にレイアウトを行うため、図６の平面図に示す
ようなパッドブロック１ａを使用していた。図において
、１ａはパッドブロック全体を示し、２０はボンディン
グを行うためのパッド、２１はパッド２０とパッドに接
続される出力バッファ回路に接続するための配線、２，
３はそれぞれ出力バッファ回路を構成するためのＮｃｈ
トランジスタ回路領域、Ｐｃｈトランジスタ回路領域、
４はトランジスタ領域２，３を駆動するための論理回路
領域である。また、５，６，６ａは隣接するパッドブロ
ック１ａの間を接続するための接地端子、７，８，７ａ
は電源端子である。
【０００５】次に、図６で示したパッドブロック１ａを
使用した従来の設計方式を図５により説明する。
【０００６】まず、ステップＳ１で使用するリードフレ
ームと目標チップサイズより最適なパッド位置座標を求
める。次に、ステップ１１でその座標位置にパッドブロ
ック１ａに含まれるパッド２０の中心座標が一致するよ
うに、パッドブロック１ａを配置する。さらに、ステッ
プ１２でそのパッドブロックの配置座標を基に内部領域
の自動配置・配線を行う。この時パッドブロックの位置
は変化させないものとする。
【０００７】このような設計方式をとることにより、パ
ッケージング工程から発生するパッドの位置制限を満足
するようなマスクパターンを自動レイアウトツールを用
いて作成していた。
【０００８】図７は従来の自動レイアウト方式を用いた
ときのチップコーナ部のパッドブロックの配置図を示す
。このチップ１０のコーナ部は、それぞれ図６で示した
パッドブロック１ａと、コーナブロック２２とが配置さ
れる。これらのブロックを配置した後、パッドブロック
間の配線、内部領域との配線を自動レイアウトツールに
より行う。
【０００９】
【発明が解決しようとする課題】上述した従来の自動レ
イアウト方式は、パッド２０を含むパッドブロック１ａ
を用いて自動レイアウトツールにより配置・配線をさせ
ているため、パッド２０をチップ１０のコーナ部２２の
近くに配置するような処理を自動で行わせることはでき
ない。
【００１０】図において、コーナー端から、パッドブロ
ックの高さの距離までの範囲にパッドを配置しなければ
ならない制限があるような場合、パッドブロック１ａ自
体をコーナー近傍に配置することができないため、配置
可能な位置にパッドブロックを配置し、内部領域を自動
配線した後でパッドの位置およびパッドに接続される配
線を人手で修正しなければならない。この従来の自動レ
イアウト方式でパッドをコーナ近傍に配置した場合のレ
イアウトは、図８のように、パッド２０の位置を配置２
１ａのように修正したパッドブロック１ｂ，１ｃが必要
となる。
【００１１】本発明の目的は、このような問題を解決し
、パッドとパッドブロックとを分離させ、人手による修
正を含まずに、自動設計できるようにした集積回路の自
動レイアウト方式を提供することにある。
【００１２】
【課題を解決するための手段】本発明の集積回路の自動
レイアウト方式の構成は、集積回路をパッケージにパッ
ケージングするリードフレームとこの集積回路のチップ
サイズとにより決まる最適パッド位置座標を求める第１
のステップと、前記パッド位置座標上にパッドを配置す
る第２のステップと、前記パッドとこのパッドに接続さ
れるパッドブロックとが最適位置となるよう第１の自動
配置・配線ツールを用いて接続する第３のステップと、
この第３のステップで配置されたパッドブロックの座標
を抽出する第４のステップと、この第４のステップで抽
出されたパッドブロックの座標を基にチップの内部領域
を第２の自動配置・配線ツールで配線する第５のステッ
プとを備えることを特徴とする。
【００１３】
【実施例】図１は本発明の一実施例の自動レイアウト方
式を説明するフローチャート、図２は本実施例の設計方
式に適用するパッドブロックの平面図である。本実施例
において、１はパッドブロック全体を示し、２は出力バ
ッファのＮｃｈトランジスタ領域，３はＰｃｈトランジ
スタ領域、４は出力バッファ回路に接続される論理回路
を構成する領域である。５，６は隣接するパッドブロッ
ク１と接続する接地端子、７，８は電源端子である。本
実施例は、パッドブロック１の内部にパッド２０が含ま
れていない点が、従来例と相違している。
【００１４】図１のフローチャートにおいて、まず、ス
テップＳ１で使用するリードフレームと予想チップサイ
ズとから最適パッド位置座標を求める。次にステップＳ
２でその最適パッド位置座標にボンディングパッド（１
１）を配置する。その後、ステップＳ３でパッド（１１
）からパッドブロック１（図２）までの配線（１２）を
第１の自動配置配線ツールを用いて自動レイアウトを行
う。この状態でのチップコーナ部のレイアウト結果の例
を図３に示す。
【００１５】図３のように、パッド１１自体はチップ１
０のコーナ近傍に配置してもパッドブロック１ａの配置
と等しくなっている。
【００１６】このパッドーパッドブロック間配線を行っ
た結果、ステップＳ４でパッドブロック１の絶対座標が
決るため、この座標を基にステップＳ５でパッドブロッ
ク１および内部領域の自動レイアウトを第２の自動配置
・配線ツールを用いて処理を行う。
【００１７】ここで第１の自動配置・配線ツールと第２
の自動配置・配線ツールの両者を使用するのは、パッド
ーパッドブロック間配線が最小配線幅、配線間隔、使用
可能なデータ層などの設計ルールが内部領域異なるため
同一自動配置・配線ツールが使用できないためである。 ここで設計ルールを規定している情報ファイルの変更に
より、パッドとパッドブロック間配線およびパッドブロ
ックと内部領域の配線の両者に対応できるのならば、２
種類の自動配置・配線ツールを使用する必要はない。
【００１８】このように２段階に分けて自動レイアウト
を行うことにより、パッドの位置の制限をなくして、１
チップ全体の自動レイアウトを行うことができる。
【００１９】図４は本発明の第２の実施例を説明する配
置図である。本実施例が、第１の実施例と異なる点は、
１個のパッドブロック１に対し複数のパッド２０（図４
では２個）が接続されるような構造になっている点であ
る。従来の自動レイアウト方式では、このような種類の
パッドブロックを使用する場合、チップ１０の辺の中央
部に配置した場合でも、リードフレームに適合するパッ
ド位置と自動レイアウト結果のパッド位置が一致しない
場合があり、人手修正が必要となっていた。
【００２０】本実施例によれば、複数のパッド２０と接
続されるようなパッドブロック１を使用しても、人手修
正なしで１チップ自動レイアウト処理ができるという効
果がある。
【００２１】
【発明の効果】以上説明したように本発明によれば、パ
ッドをコーナ近傍に配置しなければならない場合でも、
人手修正を行わずに１チップレベルの自動レイアウト処
理が可能になるという効果がある。特に、モールドパッ
ケージでは、ワイヤボンディング装置の制限により、パ
ッドの位置は、チップのコーナ部近傍になければならな
い場合が多く、本発明により、マスクパターンの人手修
正が不要となるという効果は大きい。
【図面の簡単な説明】
【図１】本発明の一実施例の自動レイアウト方式を説明
するフローチャート、
【図２】本実施例の自動レイアウト方式で用いるパッド
ブロックの構造を示す平面図、
【図３】本実施例の自動レイアウト方式によるレイアウ
ト結果を示す配置図、
【図４】本発明の第２の実施例を説明するレイアウト図
、
【図５】従来の自動レイアウト方式を説明するフローチ
ャート、
【図６】従来例で使用するパッドブロックの構造を示す
平面図、
【図７】従来の自動レイアウト方式によるパッドブロッ
クの配置図、
【図８】従来例の人手修正を加えた後のチップコーナ部
のレイアウトを示す配置図。
【符号の説明】
１，１ａ　　　　パッドブロック ２　　　　Ｎｃｈトランジスタ領域 ３　　　　Ｐｃｈトランジスタ領域 ４　　　　調理回路領域 ５，６，５ａ，６ａ　　　　接地端子 ７，８，７ａ，８ａ　　　　電源端子 １０　　　　チップ １１，２０　　　　パッド

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　集積回路をパッケージにパッケージン
    グするリードフレームとこの集積回路のチップサイズと
    により決まる最適パッド位置座標を求める第１のステッ
    プと、前記パッド位置座標上にパッドを配置する第２の
    ステップと、前記パッドとこのパッドに接続されるパッ
    ドブロックとが最適位置となるよう第１の自動配置・配
    線ツールを用いて接続する第３のステップと、この第３
    のステップで配置されたパッドブロックの座標を抽出す
    る第４のステップと、この第４のステップで抽出された
    パッドブロックの座標を基にチップの内部領域を第２の
    自動配置・配線ツールで配線する第５のステップとを備
    えることを特徴とする集積回路の自動レイアウト方式。
JP3017807A 1991-02-08 1991-02-08 集積回路の自動レイアウト方式 Pending JPH04256338A (ja)

Priority Applications (2)

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JP3017807A JPH04256338A (ja) 1991-02-08 1991-02-08 集積回路の自動レイアウト方式
US07/832,331 US5292687A (en) 1991-02-08 1992-02-07 Process for lay-out of a semiconductor integrated circuit

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JP3017807A JPH04256338A (ja) 1991-02-08 1991-02-08 集積回路の自動レイアウト方式

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JPH04256338A true JPH04256338A (ja) 1992-09-11

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235164A (ja) * 1991-11-29 1993-09-10 Nec Corp 半導体集積回路の自動配置処理システム
US6130485A (en) * 1997-12-15 2000-10-10 Nec Corporation Semiconductor integrated circuit and layout method thereof

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5465217A (en) * 1993-08-16 1995-11-07 Motorola, Inc. Method for automatic tab artwork building
JP3224460B2 (ja) * 1993-09-27 2001-10-29 富士通株式会社 ソルダクリーム製版製造データ作成システム
US5625567A (en) * 1993-11-12 1997-04-29 Viewlogic Systems, Inc. Electronic circuit design system and method with programmable addition and manipulation of logic elements surrounding terminals
US5819062A (en) * 1994-12-05 1998-10-06 Motorola Inc. Method for converting design intent into a neutral-file-format for computer aided design applications
JP3406809B2 (ja) * 1997-08-27 2003-05-19 沖電気工業株式会社 自動配置配線装置のためのライブラリ
JP3380465B2 (ja) 1998-06-29 2003-02-24 松下電器産業株式会社 半導体装置
JP4397210B2 (ja) * 2003-10-20 2010-01-13 ローム株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4268848A (en) * 1979-05-07 1981-05-19 Motorola, Inc. Preferred device orientation on integrated circuits for better matching under mechanical stress
JPS59119925A (ja) * 1982-12-27 1984-07-11 Toshiba Corp 論理回路
US4577276A (en) * 1983-09-12 1986-03-18 At&T Bell Laboratories Placement of components on circuit substrates
JPH0673363B2 (ja) * 1984-07-02 1994-09-14 株式会社東芝 システムｌｓｉの設計方法
US4852016A (en) * 1987-06-26 1989-07-25 Seattle Silicon Corporation Moat router for integrated circuits
JP2776860B2 (ja) * 1989-01-11 1998-07-16 株式会社日立製作所 電子部品装着装置及び装着方法
JPH0824143B2 (ja) * 1989-02-08 1996-03-06 株式会社東芝 集積回路の配置配線方式
US5146300A (en) * 1989-11-27 1992-09-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235164A (ja) * 1991-11-29 1993-09-10 Nec Corp 半導体集積回路の自動配置処理システム
US6130485A (en) * 1997-12-15 2000-10-10 Nec Corporation Semiconductor integrated circuit and layout method thereof

Also Published As

Publication number Publication date
US5292687A (en) 1994-03-08

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