JPH04248198A - 携帯形半導体記憶装置 - Google Patents
携帯形半導体記憶装置Info
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- JPH04248198A JPH04248198A JP3022713A JP2271391A JPH04248198A JP H04248198 A JPH04248198 A JP H04248198A JP 3022713 A JP3022713 A JP 3022713A JP 2271391 A JP2271391 A JP 2271391A JP H04248198 A JPH04248198 A JP H04248198A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000001514 detection method Methods 0.000 claims description 27
- 230000015654 memory Effects 0.000 abstract description 54
- 239000000872 buffer Substances 0.000 description 31
- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000002265 prevention Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、１ビットエラー訂正
機能を有する携帯形半導体記憶装置に係り、特に記憶装
置の信頼性の向上に関する。
機能を有する携帯形半導体記憶装置に係り、特に記憶装
置の信頼性の向上に関する。
【０００２】
【従来の技術】図７に従来の携帯形半導体記憶装置を示
す。電圧制御回路（３０）に入出力バッファ（７）が接
続され、入出力バッファ（７）にデータワードを記憶す
るメモリＩＣ群（１）が接続されている。メモリＩＣ群
（１）は下位バイトを記憶する８個の下位バイト記憶メ
モリ（２ａ）〜（２ｈ）と上位バイトを記憶する８個の
上位バイト記憶メモリ（３ａ）〜（３ｈ）とからなって
いる。入出力バッファ（７）にはアドレスバス（９）、
コントロールバス（１０）及びデータバス（１４）が接
続されており、コントロールバス（１０）はアウトプッ
トイネーブル信号線ＯＥ、ライトイネーブル信号線ＷＥ
、カードイネーブル信号線ＣＥ１及びＣＥ２を有してい
る。 入出力バッファ（７）はアドレスバッファ、データバス
バッファ及び制御バスバッファの各機能を有しており、
具体的には下記の機能表に従った動作が可能である。
す。電圧制御回路（３０）に入出力バッファ（７）が接
続され、入出力バッファ（７）にデータワードを記憶す
るメモリＩＣ群（１）が接続されている。メモリＩＣ群
（１）は下位バイトを記憶する８個の下位バイト記憶メ
モリ（２ａ）〜（２ｈ）と上位バイトを記憶する８個の
上位バイト記憶メモリ（３ａ）〜（３ｈ）とからなって
いる。入出力バッファ（７）にはアドレスバス（９）、
コントロールバス（１０）及びデータバス（１４）が接
続されており、コントロールバス（１０）はアウトプッ
トイネーブル信号線ＯＥ、ライトイネーブル信号線ＷＥ
、カードイネーブル信号線ＣＥ１及びＣＥ２を有してい
る。 入出力バッファ（７）はアドレスバッファ、データバス
バッファ及び制御バスバッファの各機能を有しており、
具体的には下記の機能表に従った動作が可能である。
【０００３】
動作モード ＣＥ２ ＣＥ
１ Ａ０ Ｄ１５−Ｄ８
Ｄ７−Ｄ０ スタンバイモード Ｈ Ｈ ×
高インピーダンス 高インピーダンス 下位バ
イト制御 Ｈ Ｌ Ｌ 高インピーダ
ンス 偶数バイト 上位バイト制御
Ｈ Ｌ Ｈ 高インピーダンス 奇数バイト
ワード制御 Ｌ Ｌ
× 奇数バイト 偶数バイトこの表に
おいて、Ａ０はアドレスバス（９）の最下位ビット、Ｄ
１５−Ｄ０はデータバス（１４）の各ビットを示してい
る。 すなわち、入出力バッファ（７）はカードイネーブル信
号線ＣＥ１及びＣＥ２とアドレスバス（９）の最下位ビ
ットＡ０により下位バイト、上位バイト及びワード（下
位バイト＋上位バイト）の各制御を行うことができる。
１ Ａ０ Ｄ１５−Ｄ８
Ｄ７−Ｄ０ スタンバイモード Ｈ Ｈ ×
高インピーダンス 高インピーダンス 下位バ
イト制御 Ｈ Ｌ Ｌ 高インピーダ
ンス 偶数バイト 上位バイト制御
Ｈ Ｌ Ｈ 高インピーダンス 奇数バイト
ワード制御 Ｌ Ｌ
× 奇数バイト 偶数バイトこの表に
おいて、Ａ０はアドレスバス（９）の最下位ビット、Ｄ
１５−Ｄ０はデータバス（１４）の各ビットを示してい
る。 すなわち、入出力バッファ（７）はカードイネーブル信
号線ＣＥ１及びＣＥ２とアドレスバス（９）の最下位ビ
ットＡ０により下位バイト、上位バイト及びワード（下
位バイト＋上位バイト）の各制御を行うことができる。
【０００４】次に、動作について説明する。第７図の記
憶装置が図示しない端末機に接続され、端末機から電源
入力ライン（３４）に電源が供給されて、電源入力ライ
ン（３４）の電圧が所定のしきい値以上になると、電源
制御回路（３０）は電源入力ライン（３４）を内部電源
ライン（３５）に導通させると共に入出力バッファ（７
）に“Ｈ”レベルのプロテクト信号を送出して入出力バ
ッファ（７）をイネーブル状態にする。この状態で端末
機は上記の機能表に示される各モードのアクセスを行う
ことが可能となる。一方、記憶装置の携帯時等、端末機
からの電源供給が断たれて電源入力ライン（３４）の電
圧が所定のしきい値に満たなくなると、電源制御回路（
３０）は遮断状態になり、入出力バッファ（７）へ“Ｌ
”レベルのプロテクト信号を送出する。これにより、入
出力バッファ（７）から下位バイト記憶メモリ（２ａ）
〜（２ｈ）及び上位バイト記憶メモリ（３ａ）〜（３ｈ
）に出力されるチップセレクト信号ＣＳＬ０〜ＣＳＬ７
及びＣＳＨ０〜ＣＳＨ７は全て“Ｈ”レベルとなり、こ
れらのメモリ（２ａ）〜（２ｈ）及び（３ａ）〜（３ｈ
）は全てディセイブル状態となる。この場合、記憶装置
に内蔵されている電池（３３）から逆充電防止ダイオー
ド（３１）及び制限抵抗（３２）を介して内部電源ライ
ン（３５）へ電源が供給され、各メモリ（２ａ）〜（２
ｈ）及び（３ａ）〜（３ｈ）の記憶データは保持される
。
憶装置が図示しない端末機に接続され、端末機から電源
入力ライン（３４）に電源が供給されて、電源入力ライ
ン（３４）の電圧が所定のしきい値以上になると、電源
制御回路（３０）は電源入力ライン（３４）を内部電源
ライン（３５）に導通させると共に入出力バッファ（７
）に“Ｈ”レベルのプロテクト信号を送出して入出力バ
ッファ（７）をイネーブル状態にする。この状態で端末
機は上記の機能表に示される各モードのアクセスを行う
ことが可能となる。一方、記憶装置の携帯時等、端末機
からの電源供給が断たれて電源入力ライン（３４）の電
圧が所定のしきい値に満たなくなると、電源制御回路（
３０）は遮断状態になり、入出力バッファ（７）へ“Ｌ
”レベルのプロテクト信号を送出する。これにより、入
出力バッファ（７）から下位バイト記憶メモリ（２ａ）
〜（２ｈ）及び上位バイト記憶メモリ（３ａ）〜（３ｈ
）に出力されるチップセレクト信号ＣＳＬ０〜ＣＳＬ７
及びＣＳＨ０〜ＣＳＨ７は全て“Ｈ”レベルとなり、こ
れらのメモリ（２ａ）〜（２ｈ）及び（３ａ）〜（３ｈ
）は全てディセイブル状態となる。この場合、記憶装置
に内蔵されている電池（３３）から逆充電防止ダイオー
ド（３１）及び制限抵抗（３２）を介して内部電源ライ
ン（３５）へ電源が供給され、各メモリ（２ａ）〜（２
ｈ）及び（３ａ）〜（３ｈ）の記憶データは保持される
。
【０００５】
【発明が解決しようとする課題】ここで、携帯形半導体
記憶装置のメモリＩＣにおけるソフトエラー、すなわち
致命的不良ではない回復性のある偶発故障について説明
する。一般的に、半導体メモリにはα線、ホットキャリ
ア、その他の偶発故障によるソフトエラーが存在する。 このソフトエラーはメモリＩＣの全記憶エリア中におい
て１ビットのみ生ずる場合が多い。仮に、ソフトエラー
発生率を５０〜３００ＦＩＴ／個とし、１６個のメモリ
ＩＣを実装した携帯形半導体記憶装置を考えると、この
記憶装置全体の故障率は８００〜４８００ＦＩＴと非常
に大きな値となる。この場合、例えば１０００枚の携帯
形半導体記憶装置を一つのシステムで運用すると、１０
４時間（約１．１４年）で８〜４８枚の記憶装置にソフ
トエラーが発生する確率となる。なお、ＦＩＴは故障発
生率を示す単位で、１×１０−９故障数／稼働時間が１
ＦＩＴで表される。このように、従来の携帯形半導体記
憶装置ではソフトエラーの発生によりシステムの信頼性
が低下すると共にシステムの運用及び稼働に支障を来す
恐れがあるという問題点があった。この発明はこのよう
な問題点を解消するためになされたもので、ソフトエラ
ーによる故障率を削減して信頼性を向上させることがで
きる携帯形半導体記憶装置を提供することを目的とする
。
記憶装置のメモリＩＣにおけるソフトエラー、すなわち
致命的不良ではない回復性のある偶発故障について説明
する。一般的に、半導体メモリにはα線、ホットキャリ
ア、その他の偶発故障によるソフトエラーが存在する。 このソフトエラーはメモリＩＣの全記憶エリア中におい
て１ビットのみ生ずる場合が多い。仮に、ソフトエラー
発生率を５０〜３００ＦＩＴ／個とし、１６個のメモリ
ＩＣを実装した携帯形半導体記憶装置を考えると、この
記憶装置全体の故障率は８００〜４８００ＦＩＴと非常
に大きな値となる。この場合、例えば１０００枚の携帯
形半導体記憶装置を一つのシステムで運用すると、１０
４時間（約１．１４年）で８〜４８枚の記憶装置にソフ
トエラーが発生する確率となる。なお、ＦＩＴは故障発
生率を示す単位で、１×１０−９故障数／稼働時間が１
ＦＩＴで表される。このように、従来の携帯形半導体記
憶装置ではソフトエラーの発生によりシステムの信頼性
が低下すると共にシステムの運用及び稼働に支障を来す
恐れがあるという問題点があった。この発明はこのよう
な問題点を解消するためになされたもので、ソフトエラ
ーによる故障率を削減して信頼性を向上させることがで
きる携帯形半導体記憶装置を提供することを目的とする
。
【０００６】
【課題を解決するための手段】この発明に係る携帯形半
導体記憶装置は、データワードを記憶するデータワード
記憶手段と、データワードに対する冗長ワードを記憶す
る冗長ワード記憶手段と、データワード記憶手段に記憶
されたデータワードと冗長ワード記憶手段に記憶された
冗長ワードとから誤りビットを検出する誤り検出手段と
、誤り検出手段で検出された誤りビットを訂正する誤り
訂正手段とを備えたものである。
導体記憶装置は、データワードを記憶するデータワード
記憶手段と、データワードに対する冗長ワードを記憶す
る冗長ワード記憶手段と、データワード記憶手段に記憶
されたデータワードと冗長ワード記憶手段に記憶された
冗長ワードとから誤りビットを検出する誤り検出手段と
、誤り検出手段で検出された誤りビットを訂正する誤り
訂正手段とを備えたものである。
【０００７】
【作用】この発明においては、誤り検出手段がデータワ
ード記憶手段に記憶されたデータワードと冗長ワード記
憶手段に記憶された冗長ワードとから誤りビットを検出
し、誤り訂正手段がその誤りビットを訂正する。
ード記憶手段に記憶されたデータワードと冗長ワード記
憶手段に記憶された冗長ワードとから誤りビットを検出
し、誤り訂正手段がその誤りビットを訂正する。
【０００８】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明の一実施例に係る携帯形半
導体記憶装置を示すブロック図である。電圧制御回路（
３０）にプロテクト信号線（１３）を介して入出力バッ
ファ（７）が接続され、入出力バッファ（７）に内部ア
ドレスバス（２０）を介してデータワード記憶手段とな
るデータワードメモリＩＣ群（１）と冗長ワード記憶手
段となる冗長ワードメモリＩＣ群（４）とが接続されて
いる。メモリＩＣ群（１）は下位バイトを記憶する８個
の下位バイト記憶メモリ（２ａ）〜（２ｈ）と上位バイ
トを記憶する８個の上位バイト記憶メモリ（３ａ）〜（
３ｈ）とからなり、一方、メモリＩＣ群（４）は８個の
冗長ワード記憶メモリ（５ａ）〜（５ｈ）からなってい
る。入出力バッファ（７）には、アドレスバス（９）と
コントロールバス（１０）のうちのカードイネーブル信
号線ＣＥ１及びＣＥ２が接続されている。また、入出力
バッファ（７）と各下位バイト記憶メモリ（２ａ）〜（
２ｈ）とはそれぞれチップセレクト信号線（１７）によ
り、入出力バッファ（７）と各上位バイト記憶メモリ（
３ａ）〜（３ｈ）とはそれぞれチップセレクト信号線（
１８）により接続されている。入出力バッファ（７）は
アドレスバス（９）のバッファ機能と、下位バイト記憶
メモリ（２ａ）〜（２ｈ）及び上位バイト記憶メモリ（
３ａ）〜（３ｈ）を選択制御するデコーダ機能とを有し
ており、上述した機能表の各モードに従った動作が可能
である。
て説明する。図１はこの発明の一実施例に係る携帯形半
導体記憶装置を示すブロック図である。電圧制御回路（
３０）にプロテクト信号線（１３）を介して入出力バッ
ファ（７）が接続され、入出力バッファ（７）に内部ア
ドレスバス（２０）を介してデータワード記憶手段とな
るデータワードメモリＩＣ群（１）と冗長ワード記憶手
段となる冗長ワードメモリＩＣ群（４）とが接続されて
いる。メモリＩＣ群（１）は下位バイトを記憶する８個
の下位バイト記憶メモリ（２ａ）〜（２ｈ）と上位バイ
トを記憶する８個の上位バイト記憶メモリ（３ａ）〜（
３ｈ）とからなり、一方、メモリＩＣ群（４）は８個の
冗長ワード記憶メモリ（５ａ）〜（５ｈ）からなってい
る。入出力バッファ（７）には、アドレスバス（９）と
コントロールバス（１０）のうちのカードイネーブル信
号線ＣＥ１及びＣＥ２が接続されている。また、入出力
バッファ（７）と各下位バイト記憶メモリ（２ａ）〜（
２ｈ）とはそれぞれチップセレクト信号線（１７）によ
り、入出力バッファ（７）と各上位バイト記憶メモリ（
３ａ）〜（３ｈ）とはそれぞれチップセレクト信号線（
１８）により接続されている。入出力バッファ（７）は
アドレスバス（９）のバッファ機能と、下位バイト記憶
メモリ（２ａ）〜（２ｈ）及び上位バイト記憶メモリ（
３ａ）〜（３ｈ）を選択制御するデコーダ機能とを有し
ており、上述した機能表の各モードに従った動作が可能
である。
【０００９】冗長ワード記憶メモリ（５ａ）〜（５ｈ）
にはアンド回路（８ａ）〜（８ｈ）が接続され、各アン
ド回路（８ａ）〜（８ｈ）に入出力バッファ（７）から
それぞれ対応するチップセレクト信号ＣＳＬ０〜ＣＳＬ
７とＣＳＨ０〜ＣＳＨ７が入力する。また、コントロー
ルバス（１０）及び電圧制御回路（３０）からのプロテ
クト信号線（１３）に誤り検出・訂正回路（６）が接続
されている。この誤り検出・訂正回路（６）には図示し
ない端末機に接続されるべきデータバス（１４）、冗長
ワード信号線（１５）及びエラー有／無信号線（１６）
が接続されている。誤り検出・訂正回路（６）は、デー
タワードメモリＩＣ群（１）とは内部データバス（１９
）を介して、冗長ワードメモリＩＣ群（４）とは内部冗
長ワード信号線（２２）を介してそれぞれ接続されると
共にメモリリード／ライト信号線（２１）によりこれら
メモリＩＣ群（１）及び（４）と接続されている。 電圧制御回路（３０）には電源入力ライン（３４）と内
部電源ライン（３５）とが接続されており、内部電源ラ
イン（３５）に逆充電防止ダイオード（３１）及び制限
抵抗（３２）を介して電池（３３）が接続されている。
にはアンド回路（８ａ）〜（８ｈ）が接続され、各アン
ド回路（８ａ）〜（８ｈ）に入出力バッファ（７）から
それぞれ対応するチップセレクト信号ＣＳＬ０〜ＣＳＬ
７とＣＳＨ０〜ＣＳＨ７が入力する。また、コントロー
ルバス（１０）及び電圧制御回路（３０）からのプロテ
クト信号線（１３）に誤り検出・訂正回路（６）が接続
されている。この誤り検出・訂正回路（６）には図示し
ない端末機に接続されるべきデータバス（１４）、冗長
ワード信号線（１５）及びエラー有／無信号線（１６）
が接続されている。誤り検出・訂正回路（６）は、デー
タワードメモリＩＣ群（１）とは内部データバス（１９
）を介して、冗長ワードメモリＩＣ群（４）とは内部冗
長ワード信号線（２２）を介してそれぞれ接続されると
共にメモリリード／ライト信号線（２１）によりこれら
メモリＩＣ群（１）及び（４）と接続されている。 電圧制御回路（３０）には電源入力ライン（３４）と内
部電源ライン（３５）とが接続されており、内部電源ラ
イン（３５）に逆充電防止ダイオード（３１）及び制限
抵抗（３２）を介して電池（３３）が接続されている。
【００１０】誤り検出・訂正回路（６）は誤り検出手段
及び誤り訂正手段を形成するものであり、図２に示され
るような内部構成を有している。データワードバッファ
（４０）及びデータワード出力バッファ（４２）がデー
タバス（１４）に接続されている。データワードバッフ
ァ（４０）にはデータワードラッチ回路（４１）を介し
て冗長ワード発生／エラーチェック回路（４５）が接続
され、この冗長ワード発生／エラーチェック回路（４５
）にエラービットデコーダ（４６）を介してエラー訂正
回路（４７）が接続されている。エラー訂正回路（４７
）はデータワードラッチ回路（４１）及びデータワード
出力バッファ（４２）に接続されている。冗長ワード発
生／エラーチェック回路（４５）にはエラー検出回路（
４８）を介してエラー有／無信号線（１６）が接続され
ると共に冗長ワードラッチ回路（４３）及び冗長ワード
出力バッファ（４４）を介して内部冗長ワード信号線（
２２）が接続されている。 また、コントロールバス（１０）にタイミング発生回路
（４９）が接続され、このタイミング発生回路（４９）
から８ビット／１６ビットバス切り換え信号（５０）が
冗長ワード発生／エラーチェック回路（４５）、エラー
ビットデコーダ（４６）及びエラー訂正回路（４７）に
出力されるようになっている。なお、コントロールバス
（１０）はメモリリード信号線ＯＥ、メモリライト信号
線ＷＥ、カードイネーブル信号線ＣＥ１及びＣＥ２を有
している。さらに、内部データバス（１９）がデータワ
ードバッファ（４０）及びデータワードラッチ回路（４
１）に接続されている。
及び誤り訂正手段を形成するものであり、図２に示され
るような内部構成を有している。データワードバッファ
（４０）及びデータワード出力バッファ（４２）がデー
タバス（１４）に接続されている。データワードバッフ
ァ（４０）にはデータワードラッチ回路（４１）を介し
て冗長ワード発生／エラーチェック回路（４５）が接続
され、この冗長ワード発生／エラーチェック回路（４５
）にエラービットデコーダ（４６）を介してエラー訂正
回路（４７）が接続されている。エラー訂正回路（４７
）はデータワードラッチ回路（４１）及びデータワード
出力バッファ（４２）に接続されている。冗長ワード発
生／エラーチェック回路（４５）にはエラー検出回路（
４８）を介してエラー有／無信号線（１６）が接続され
ると共に冗長ワードラッチ回路（４３）及び冗長ワード
出力バッファ（４４）を介して内部冗長ワード信号線（
２２）が接続されている。 また、コントロールバス（１０）にタイミング発生回路
（４９）が接続され、このタイミング発生回路（４９）
から８ビット／１６ビットバス切り換え信号（５０）が
冗長ワード発生／エラーチェック回路（４５）、エラー
ビットデコーダ（４６）及びエラー訂正回路（４７）に
出力されるようになっている。なお、コントロールバス
（１０）はメモリリード信号線ＯＥ、メモリライト信号
線ＷＥ、カードイネーブル信号線ＣＥ１及びＣＥ２を有
している。さらに、内部データバス（１９）がデータワ
ードバッファ（４０）及びデータワードラッチ回路（４
１）に接続されている。
【００１１】ここで、データワード長と冗長ワード長と
の関係について説明する。まず、１ビットのエラー検出
とそのエラービットの訂正には、データワード長Ｍと冗
長ワード長Ｋとが、２Ｋ−１≧Ｎ及びＮ＝Ｍ＋Ｋの関係
式を満たす必要があることが知られている。例えば、Ｍ
＝８ビットのデータバスにおいて、１ビットの検出と訂
正を行うために４ビット以上の冗長ワード長Ｋが必要と
なる。冗長ワードの各ビットＲ０〜Ｒ３の決定には各種
の方法があるが、例えば、Ｒ０＝Ｄ０＋Ｄ１＋Ｄ３＋Ｄ
４＋Ｄ６、Ｒ１＝Ｄ０＋Ｄ２＋Ｄ３＋Ｄ５＋Ｄ６、Ｒ２
＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ７、Ｒ３＝Ｄ４＋Ｄ５＋Ｄ６＋
Ｄ７として決定される。これは、データワードの各ビッ
トに対し、重みを付けた４種類のパリティビットを発生
することを表している。このパリティチェックにより得
られた各ビットＲ０〜Ｒ３の結果をそれぞれＲＳ０〜Ｒ
Ｓ３とした場合、それらをデコードし、対応するビット
のみを反転させてデータバスに出力することにより１ビ
ットのエラー訂正が可能となる。また、データワードが
１６ビット（Ｍ＝１６）の場合は、上述した関係式によ
りＫ≧５となり、５ビット以上の冗長ワードが必要とな
る。この場合にも冗長ワードの各ビットＲ０〜Ｒ４の決
定には各種の方法があるが、例えば、Ｒ０＝Ｄ０＋Ｄ１
＋Ｄ３＋Ｄ４＋Ｄ６＋Ｄ８＋Ｄ１０＋Ｄ１１＋Ｄ１３＋
Ｄ１５、Ｒ１＝Ｄ０＋Ｄ２＋Ｄ３＋Ｄ５＋Ｄ６＋Ｄ９＋
Ｄ１０＋Ｄ１２＋Ｄ１３、Ｒ２＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ
７＋Ｄ８＋Ｄ９＋Ｄ１０＋Ｄ１４＋Ｄ１５、Ｒ３＝Ｄ４
＋Ｄ５＋Ｄ６＋Ｄ７＋Ｄ８＋Ｄ９＋Ｄ１０、Ｒ４＝Ｄ１
１＋Ｄ１２＋Ｄ１３＋Ｄ１４＋Ｄ１５として決定される
。
の関係について説明する。まず、１ビットのエラー検出
とそのエラービットの訂正には、データワード長Ｍと冗
長ワード長Ｋとが、２Ｋ−１≧Ｎ及びＮ＝Ｍ＋Ｋの関係
式を満たす必要があることが知られている。例えば、Ｍ
＝８ビットのデータバスにおいて、１ビットの検出と訂
正を行うために４ビット以上の冗長ワード長Ｋが必要と
なる。冗長ワードの各ビットＲ０〜Ｒ３の決定には各種
の方法があるが、例えば、Ｒ０＝Ｄ０＋Ｄ１＋Ｄ３＋Ｄ
４＋Ｄ６、Ｒ１＝Ｄ０＋Ｄ２＋Ｄ３＋Ｄ５＋Ｄ６、Ｒ２
＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ７、Ｒ３＝Ｄ４＋Ｄ５＋Ｄ６＋
Ｄ７として決定される。これは、データワードの各ビッ
トに対し、重みを付けた４種類のパリティビットを発生
することを表している。このパリティチェックにより得
られた各ビットＲ０〜Ｒ３の結果をそれぞれＲＳ０〜Ｒ
Ｓ３とした場合、それらをデコードし、対応するビット
のみを反転させてデータバスに出力することにより１ビ
ットのエラー訂正が可能となる。また、データワードが
１６ビット（Ｍ＝１６）の場合は、上述した関係式によ
りＫ≧５となり、５ビット以上の冗長ワードが必要とな
る。この場合にも冗長ワードの各ビットＲ０〜Ｒ４の決
定には各種の方法があるが、例えば、Ｒ０＝Ｄ０＋Ｄ１
＋Ｄ３＋Ｄ４＋Ｄ６＋Ｄ８＋Ｄ１０＋Ｄ１１＋Ｄ１３＋
Ｄ１５、Ｒ１＝Ｄ０＋Ｄ２＋Ｄ３＋Ｄ５＋Ｄ６＋Ｄ９＋
Ｄ１０＋Ｄ１２＋Ｄ１３、Ｒ２＝Ｄ１＋Ｄ２＋Ｄ３＋Ｄ
７＋Ｄ８＋Ｄ９＋Ｄ１０＋Ｄ１４＋Ｄ１５、Ｒ３＝Ｄ４
＋Ｄ５＋Ｄ６＋Ｄ７＋Ｄ８＋Ｄ９＋Ｄ１０、Ｒ４＝Ｄ１
１＋Ｄ１２＋Ｄ１３＋Ｄ１４＋Ｄ１５として決定される
。
【００１２】この実施例では、冗長ワードを記憶する冗
長ワードメモリＩＣ群（４）の使用効率を上げるため、
図３に示されるように下位バイト及び上位バイトにそれ
ぞれデータワードＡ０〜Ａ３及びＢ０〜Ｂ３を記憶する
８ビットバスアクセスの際には、図４に示すようにメモ
リ（５ａ）〜（５ｈ）の８ビットのうちの４ビットＲ０
〜Ｒ３を用いて下位バイトに対する冗長ワードＲＡ０〜
ＲＡ３を、残り４ビットＲ４〜Ｒ７を用いて上位バイト
に対する冗長ワードＲＢ０〜ＲＢ３をそれぞれ記憶する
。一方、図５のように１６ビットを使用してデータワー
ドＣ０〜Ｃ３を記憶する１６ビットバスアクセスの際に
は、図６に示すようにメモリ（５ａ）〜（５ｈ）の８ビ
ットのうちの５ビットＲ０〜Ｒ４を使用して冗長ワード
ＲＣ０〜ＲＣ３を記憶する。このように冗長ワード記憶
メモリ（５ａ）〜（５ｈ）を下位バイト、上位バイト、
下位バイト＋上位バイトの各バスに共用することにより
、これらメモリ（５ａ）〜（５ｈ）を有効利用し、最小
限の数に抑えることができる。すなわち、図１に示され
るように、１６個のデータワード記憶メモリ（２ａ）〜
（２ｈ）及び（３ａ）〜（３ｈ）を実装する場合には、
冗長ワード記憶メモリ（５ａ）〜（５ｈ）は８個で済む
。
長ワードメモリＩＣ群（４）の使用効率を上げるため、
図３に示されるように下位バイト及び上位バイトにそれ
ぞれデータワードＡ０〜Ａ３及びＢ０〜Ｂ３を記憶する
８ビットバスアクセスの際には、図４に示すようにメモ
リ（５ａ）〜（５ｈ）の８ビットのうちの４ビットＲ０
〜Ｒ３を用いて下位バイトに対する冗長ワードＲＡ０〜
ＲＡ３を、残り４ビットＲ４〜Ｒ７を用いて上位バイト
に対する冗長ワードＲＢ０〜ＲＢ３をそれぞれ記憶する
。一方、図５のように１６ビットを使用してデータワー
ドＣ０〜Ｃ３を記憶する１６ビットバスアクセスの際に
は、図６に示すようにメモリ（５ａ）〜（５ｈ）の８ビ
ットのうちの５ビットＲ０〜Ｒ４を使用して冗長ワード
ＲＣ０〜ＲＣ３を記憶する。このように冗長ワード記憶
メモリ（５ａ）〜（５ｈ）を下位バイト、上位バイト、
下位バイト＋上位バイトの各バスに共用することにより
、これらメモリ（５ａ）〜（５ｈ）を有効利用し、最小
限の数に抑えることができる。すなわち、図１に示され
るように、１６個のデータワード記憶メモリ（２ａ）〜
（２ｈ）及び（３ａ）〜（３ｈ）を実装する場合には、
冗長ワード記憶メモリ（５ａ）〜（５ｈ）は８個で済む
。
【００１３】次に、この実施例の動作について説明する
。図１に示される携帯形半導体記憶装置が図示しない端
末機に接続され、端末機から電源入力ライン（３４）に
電源が供給されて、電源入力ライン（３４）の電圧が所
定のしきい値以上になると、電源制御回路（３０）は電
源入力ライン（３４）を内部電源ライン（３５）に導通
させると共に入出力バッファ（７）及び誤り検出・訂正
回路（６）に“Ｈ”レベルのプロテクト信号を送出して
これら入出力バッファ（７）及び誤り検出・訂正回路（
６）をイネーブル状態にする。 このとき誤り検出・訂正回路（６）は、データバス（１
４）、コントロールバス（１０）及びエラー有／無信号
線（１６）により図示しない端末機とインタフェイスさ
れることとなる。また、端末機は、冗長ワード信号線（
１５）を介して記憶装置から冗長ワードを収集すること
により、不良が発生したメモリＩＣ及び場所のデータを
蓄積することが可能となる。
。図１に示される携帯形半導体記憶装置が図示しない端
末機に接続され、端末機から電源入力ライン（３４）に
電源が供給されて、電源入力ライン（３４）の電圧が所
定のしきい値以上になると、電源制御回路（３０）は電
源入力ライン（３４）を内部電源ライン（３５）に導通
させると共に入出力バッファ（７）及び誤り検出・訂正
回路（６）に“Ｈ”レベルのプロテクト信号を送出して
これら入出力バッファ（７）及び誤り検出・訂正回路（
６）をイネーブル状態にする。 このとき誤り検出・訂正回路（６）は、データバス（１
４）、コントロールバス（１０）及びエラー有／無信号
線（１６）により図示しない端末機とインタフェイスさ
れることとなる。また、端末機は、冗長ワード信号線（
１５）を介して記憶装置から冗長ワードを収集すること
により、不良が発生したメモリＩＣ及び場所のデータを
蓄積することが可能となる。
【００１４】データワードの書き込み時においては、デ
ータバス（１４）上のデータワードはデータワードバッ
ファ（４０）及び内部データバス（１９）を介してデー
タワードメモリＩＣ群（１）の対応するメモリに記憶さ
れると共にデータワードラッチ回路（４１）に保持され
た後、冗長ワード発生／エラーチェック回路（４５）に
供給される。一方、タイミング発生回路（４９）はコン
トロールバス（１０）のカードイネーブル信号線ＣＥ１
及びＣＥ２の各レベルにより上述した機能表に基づいて
８ビットバスアクセスか１６ビットバスアクセスかを判
定し、いずれのアクセスであるかを示す８ビット／１６
ビットバス切り換え信号（５０）を冗長ワード発生／エ
ラーチェック回路（４５）、エラービットデコーダ（４
６）及びエラー訂正回路（４７）に出力する。
ータバス（１４）上のデータワードはデータワードバッ
ファ（４０）及び内部データバス（１９）を介してデー
タワードメモリＩＣ群（１）の対応するメモリに記憶さ
れると共にデータワードラッチ回路（４１）に保持され
た後、冗長ワード発生／エラーチェック回路（４５）に
供給される。一方、タイミング発生回路（４９）はコン
トロールバス（１０）のカードイネーブル信号線ＣＥ１
及びＣＥ２の各レベルにより上述した機能表に基づいて
８ビットバスアクセスか１６ビットバスアクセスかを判
定し、いずれのアクセスであるかを示す８ビット／１６
ビットバス切り換え信号（５０）を冗長ワード発生／エ
ラーチェック回路（４５）、エラービットデコーダ（４
６）及びエラー訂正回路（４７）に出力する。
【００１５】冗長ワード発生／エラーチェック回路（４
５）は、データワードラッチ回路（４１）を介して供給
されたデータワードを用いてパリティビット演算を行う
ことにより、８ビット／１６ビットバス切り換え信号（
５０）で示されるデータバス長に対応するビット数の冗
長ワード（チェックコード）を生成し、これを冗長ワー
ド出力バッファ（４４）を介して冗長ワードメモリＩＣ
群（４）に記憶させる。このとき、上述した機能表に基
づき、図４及び図６に示したように、下位バイト制御の
場合はメモリ（５ａ）〜（５ｈ）の８ビットのうちの４
ビットＲ０〜Ｒ３に、上位バイト制御の場合は残りの４
ビットＲ４〜Ｒ７に、ワード制御の場合は５ビットＲ０
〜Ｒ４にそれぞれ格納される。なお、この書き込みサイ
クルにおいては、他の機能がディセイブル状態となるよ
うにメモリＩＣ群（１）及び（４）はタイミング発生回
路（４９）によりタイミング制御される。
５）は、データワードラッチ回路（４１）を介して供給
されたデータワードを用いてパリティビット演算を行う
ことにより、８ビット／１６ビットバス切り換え信号（
５０）で示されるデータバス長に対応するビット数の冗
長ワード（チェックコード）を生成し、これを冗長ワー
ド出力バッファ（４４）を介して冗長ワードメモリＩＣ
群（４）に記憶させる。このとき、上述した機能表に基
づき、図４及び図６に示したように、下位バイト制御の
場合はメモリ（５ａ）〜（５ｈ）の８ビットのうちの４
ビットＲ０〜Ｒ３に、上位バイト制御の場合は残りの４
ビットＲ４〜Ｒ７に、ワード制御の場合は５ビットＲ０
〜Ｒ４にそれぞれ格納される。なお、この書き込みサイ
クルにおいては、他の機能がディセイブル状態となるよ
うにメモリＩＣ群（１）及び（４）はタイミング発生回
路（４９）によりタイミング制御される。
【００１６】次に、読み出し時においては、メモリＩＣ
群（１）に記憶されたデータワード及びメモリＩＣ群（
４）に記憶された冗長ワードは、それぞれ内部データバ
ス（１９）及び内部冗長ワード信号線（２２）を介して
誤り検出・訂正回路（６）のデータワードラッチ回路（
４１）及び冗長ワードラッチ回路（４３）に読み出され
、ラッチされた後、冗長ワード発生／エラーチェック回
路（４５）に入力される。冗長ワード発生／エラーチェ
ック回路（４５）は書き込みサイクルと同様にパリティ
ビット演算を行い、その結果と冗長ワードラッチ回路（
４３）から供給された冗長ワードとをエラービットデコ
ーダ（４６）に送出する。エラービットデコーダ（４６
）により誤りビット位置が指定され、さらに該当する誤
りビットがエラー訂正回路（４７）で訂正される。この
ようにしてエラーが訂正されたデータワードはデータワ
ード出力バッファ（４２）からデータバス（１４）を介
して端末機に読み出される。このとき、エラーが訂正さ
れたデータワードをデータワードバッファ（４０）及び
データワードラッチ回路（４１）を介して内部データバ
ス（１９）に送出し、メモリＩＣ群（１）に書き込むこ
ともできる。以上の動作は全てタイミング発生回路（４
９）からのタイミングにより制御される。
群（１）に記憶されたデータワード及びメモリＩＣ群（
４）に記憶された冗長ワードは、それぞれ内部データバ
ス（１９）及び内部冗長ワード信号線（２２）を介して
誤り検出・訂正回路（６）のデータワードラッチ回路（
４１）及び冗長ワードラッチ回路（４３）に読み出され
、ラッチされた後、冗長ワード発生／エラーチェック回
路（４５）に入力される。冗長ワード発生／エラーチェ
ック回路（４５）は書き込みサイクルと同様にパリティ
ビット演算を行い、その結果と冗長ワードラッチ回路（
４３）から供給された冗長ワードとをエラービットデコ
ーダ（４６）に送出する。エラービットデコーダ（４６
）により誤りビット位置が指定され、さらに該当する誤
りビットがエラー訂正回路（４７）で訂正される。この
ようにしてエラーが訂正されたデータワードはデータワ
ード出力バッファ（４２）からデータバス（１４）を介
して端末機に読み出される。このとき、エラーが訂正さ
れたデータワードをデータワードバッファ（４０）及び
データワードラッチ回路（４１）を介して内部データバ
ス（１９）に送出し、メモリＩＣ群（１）に書き込むこ
ともできる。以上の動作は全てタイミング発生回路（４
９）からのタイミングにより制御される。
【００１７】なお、冗長ワード発生／エラーチェック回
路（４５）に接続されたエラー検出回路（４８）は、１
ビットエラーの有無を検出し、エラー有／無信号線（１
６）を介して端末機へ検出信号を送出する。この検出信
号は端末機においてＣＰＵの割り込み信号として用いら
れる。また、記憶装置の携帯時等、端末機からの電源供
給が断たれた場合には、図７の従来の記憶装置と同様に
、電池（３３）から逆充電防止ダイオード（３１）及び
制限抵抗（３２）を介して内部電源ライン（３５）へ電
源が供給され、これによりメモリＩＣ群（１）及び（４
）の各メモリの記憶データは保持される。以上説明した
ように、この実施例では書き込み時にデータワード長に
従った長さの冗長ワードが生成されると共にメモリＩＣ
群（４）の所定のメモリに格納され、読み出し時にはそ
のデータワード長に従って誤り検出と誤り訂正とが可能
である。このため、冗長ワードを記憶するメモリの節約
がなされる。
路（４５）に接続されたエラー検出回路（４８）は、１
ビットエラーの有無を検出し、エラー有／無信号線（１
６）を介して端末機へ検出信号を送出する。この検出信
号は端末機においてＣＰＵの割り込み信号として用いら
れる。また、記憶装置の携帯時等、端末機からの電源供
給が断たれた場合には、図７の従来の記憶装置と同様に
、電池（３３）から逆充電防止ダイオード（３１）及び
制限抵抗（３２）を介して内部電源ライン（３５）へ電
源が供給され、これによりメモリＩＣ群（１）及び（４
）の各メモリの記憶データは保持される。以上説明した
ように、この実施例では書き込み時にデータワード長に
従った長さの冗長ワードが生成されると共にメモリＩＣ
群（４）の所定のメモリに格納され、読み出し時にはそ
のデータワード長に従って誤り検出と誤り訂正とが可能
である。このため、冗長ワードを記憶するメモリの節約
がなされる。
【００１８】また、上記の実施例では１ビットのエラー
検出及び訂正を行ったが、２ビットエラー検出及び１ビ
ット訂正を行うようにすることもできる。この場合には
、データワード長Ｍと冗長ワード長Ｋとが、２（Ｋ−１
）−１≧Ｎ及びＮ＝Ｍ＋Ｋの関係式を満たす必要がある
。例えば、Ｍ＝８ビットのデータバスにおいては５ビッ
ト以上の、Ｍ＝１６ビットのデータバスにおいては６ビ
ット以上の冗長ワード長Ｋが必要となる。通常、メモリ
ＩＣのデータバスは８ビットであるため、図４に示した
ような冗長ワードの格納はできないが、冗長ワードメモ
リＩＣ群（４）に下位バイト用と上位バイト用の複数の
メモリＩＣを設ければ、上記の実施例と同様にして２ビ
ットエラー検出と１ビット訂正を行わせることが可能で
ある。
検出及び訂正を行ったが、２ビットエラー検出及び１ビ
ット訂正を行うようにすることもできる。この場合には
、データワード長Ｍと冗長ワード長Ｋとが、２（Ｋ−１
）−１≧Ｎ及びＮ＝Ｍ＋Ｋの関係式を満たす必要がある
。例えば、Ｍ＝８ビットのデータバスにおいては５ビッ
ト以上の、Ｍ＝１６ビットのデータバスにおいては６ビ
ット以上の冗長ワード長Ｋが必要となる。通常、メモリ
ＩＣのデータバスは８ビットであるため、図４に示した
ような冗長ワードの格納はできないが、冗長ワードメモ
リＩＣ群（４）に下位バイト用と上位バイト用の複数の
メモリＩＣを設ければ、上記の実施例と同様にして２ビ
ットエラー検出と１ビット訂正を行わせることが可能で
ある。
【００１９】
【発明の効果】以上説明したように、この発明に係る携
帯形半導体記憶装置は、データワードを記憶するデータ
ワード記憶手段と、データワードに対する冗長ワードを
記憶する冗長ワード記憶手段と、データワード記憶手段
に記憶されたデータワードと冗長ワード記憶手段に記憶
された冗長ワードとから誤りビットを検出する誤り検出
手段と、誤り検出手段で検出された誤りビットを訂正す
る誤り訂正手段とを備えているので、ソフトエラーによ
る故障率が大幅に削減し、携帯形半導体記憶装置として
の信頼性が向上する。
帯形半導体記憶装置は、データワードを記憶するデータ
ワード記憶手段と、データワードに対する冗長ワードを
記憶する冗長ワード記憶手段と、データワード記憶手段
に記憶されたデータワードと冗長ワード記憶手段に記憶
された冗長ワードとから誤りビットを検出する誤り検出
手段と、誤り検出手段で検出された誤りビットを訂正す
る誤り訂正手段とを備えているので、ソフトエラーによ
る故障率が大幅に削減し、携帯形半導体記憶装置として
の信頼性が向上する。
【図面の簡単な説明】
【図１】この発明の一実施例に係る携帯形半導体記憶装
置を示すブロック図である。
置を示すブロック図である。
【図２】図１の実施例で用いられた誤り検出・訂正回路
を示すブロック図である。
を示すブロック図である。
【図３】８ビットアクセスにおけるデータワードの記憶
方法を示す図である。
方法を示す図である。
【図４】８ビットアクセスにおける冗長ワードの記憶方
法を示す図である。
法を示す図である。
【図５】１６ビットアクセスにおけるデータワードの記
憶方法を示す図である。
憶方法を示す図である。
【図６】１６ビットアクセスにおける冗長ワードの記憶
方法を示す図である。
方法を示す図である。
【図７】従来の携帯形半導体記憶装置を示すブロック図
である。
である。
１ データワードメモリＩＣ群
４ 冗長ワードメモリＩＣ群
６ 誤り検出・訂正回路
Claims (1)
- 【請求項１】データワードを記憶するデータワード記憶
手段と、データワードに対する冗長ワードを記憶する冗
長ワード記憶手段と、前記データワード記憶手段に記憶
されたデータワードと前記冗長ワード記憶手段に記憶さ
れた冗長ワードとから誤りビットを検出する誤り検出手
段と、前記誤り検出手段で検出された誤りビットを訂正
する誤り訂正手段とを備えたことを特徴とする携帯形半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022713A JPH04248198A (ja) | 1991-01-24 | 1991-01-24 | 携帯形半導体記憶装置 |
| US07/824,527 US5287364A (en) | 1991-01-24 | 1992-01-23 | Portable semiconductor data storage device |
| EP19920300573 EP0496613A3 (en) | 1991-01-24 | 1992-01-23 | Portable semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022713A JPH04248198A (ja) | 1991-01-24 | 1991-01-24 | 携帯形半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04248198A true JPH04248198A (ja) | 1992-09-03 |
Family
ID=12090464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022713A Pending JPH04248198A (ja) | 1991-01-24 | 1991-01-24 | 携帯形半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5287364A (ja) |
| EP (1) | EP0496613A3 (ja) |
| JP (1) | JPH04248198A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227578A (ja) * | 1994-11-30 | 1996-09-03 | Samsung Electron Co Ltd | メモリモジュール |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576917B1 (de) * | 1992-06-30 | 2000-08-30 | Siemens Aktiengesellschaft | Verfahren zur Datensicherung bei Schreib-Lese-Speichern |
| FR2702311B1 (fr) * | 1993-03-02 | 1995-04-14 | Accumulateurs Fixes | Electrolyte pour générateur rechargeable au lithium. |
| US5623506A (en) * | 1994-01-28 | 1997-04-22 | International Business Machines Corporation | Method and structure for providing error correction code within a system having SIMMs |
| US5450422A (en) * | 1994-01-28 | 1995-09-12 | International Business Machines Corporation | Method and structure for providing error correction code for each byte on SIMM'S |
| DE69526789T2 (de) * | 1995-09-29 | 2002-11-21 | Stmicroelectronics S.R.L., Agrate Brianza | Speicheranordnung mit verbessertem Ergebnis und verbesserter Zuverlässigkeit |
| US5881072A (en) * | 1996-06-28 | 1999-03-09 | International Business Machines Corporation | Method of detecting error correction devices on plug-compatible memory modules |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273154A (ja) * | 1988-04-25 | 1989-11-01 | Mitsubishi Electric Corp | Ｅｃｃ回路付記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4166211A (en) * | 1978-04-03 | 1979-08-28 | Burroughs Corporation | Error control system for named data |
| US4581734A (en) * | 1984-02-14 | 1986-04-08 | Rosemount Inc. | Multipriority communication system |
| US4612640A (en) * | 1984-02-21 | 1986-09-16 | Seeq Technology, Inc. | Error checking and correction circuitry for use with an electrically-programmable and electrically-erasable memory array |
| US4617664A (en) * | 1984-06-29 | 1986-10-14 | International Business Machines Corporation | Error correction for multiple bit output chips |
| JPS61161565A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 記憶装置 |
| JP2606862B2 (ja) * | 1987-12-28 | 1997-05-07 | 株式会社東芝 | 単−エラー検出・訂正方式 |
| US4899342A (en) * | 1988-02-01 | 1990-02-06 | Thinking Machines Corporation | Method and apparatus for operating multi-unit array of memories |
| US4918695A (en) * | 1988-08-30 | 1990-04-17 | Unisys Corporation | Failure detection for partial write operations for memories |
| JPH0748314B2 (ja) * | 1989-02-02 | 1995-05-24 | 株式会社東芝 | 半導体記憶装置 |
| US5161157A (en) * | 1990-03-12 | 1992-11-03 | Xicor, Inc. | Field-programmable redundancy apparatus for memory arrays |
-
1991
- 1991-01-24 JP JP3022713A patent/JPH04248198A/ja active Pending
-
1992
- 1992-01-23 EP EP19920300573 patent/EP0496613A3/en not_active Withdrawn
- 1992-01-23 US US07/824,527 patent/US5287364A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273154A (ja) * | 1988-04-25 | 1989-11-01 | Mitsubishi Electric Corp | Ｅｃｃ回路付記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08227578A (ja) * | 1994-11-30 | 1996-09-03 | Samsung Electron Co Ltd | メモリモジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0496613A2 (en) | 1992-07-29 |
| US5287364A (en) | 1994-02-15 |
| EP0496613A3 (en) | 1993-08-18 |
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