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JPH04233059A - 情報処理装置 - Google Patents

情報処理装置

Info

Publication number
JPH04233059A
JPH04233059A JP3126825A JP12682591A JPH04233059A JP H04233059 A JPH04233059 A JP H04233059A JP 3126825 A JP3126825 A JP 3126825A JP 12682591 A JP12682591 A JP 12682591A JP H04233059 A JPH04233059 A JP H04233059A
Authority
JP
Japan
Prior art keywords
circuit
bus
ready
information
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3126825A
Other languages
English (en)
Inventor
Howard T Olnowich
ハワード、トマス、オルノウィッチ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH04233059A publication Critical patent/JPH04233059A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は拡張カードを受けるよう
に構成されたコンピュータシステムに関する。
【０００２】
【従来の技術】一般にコンピュータシステムにおいては
、特にパーソナルコンピュータシステムにおいては、例
えば中央処理ユニット（ＣＰＵ）、入力／出力（Ｉ／Ｏ
）アダプタ、バスマスタのようなＩ／Ｏ装置（すなわち
コンピュータシステムを制御しうるエレメント）または
バススレーブ並びにシステムメモリのようなメモリ装置
のごとき種々のエレメント間でデータが転送される。 これらエレメントはしばしばシステムアーキテクチャの
一部であるシステムバスを介して相互に接続される。こ
のアーキテクチャはそれらエレメントとあるいはエレメ
ント間でデータ、アドレスおよびコマンドの各情報を移
動するように設計される。パーソナルコンピュータシス
テムではそのようなアーキテクチャは標準規格となって
おり、ここではファミリＩバスアーキテクチャと呼ぶ。
【０００３】ファミリＩバスアーキテクチャはＩＢＭ　
　ＰＣおよびＰＣ／ＡＴのようなパーソナルコンピュー
タにより広く用いられている。ファミリＩバスアーキテ
クチャは８本の並列パス（８ビット幅バス）または１６
本の並列パス（１６ビット幅バス）を用いて情報を転送
する。ファミリＩバスアーキテクチャの重要な特徴はこ
こでＣＬＫ信号と呼ぶ１つの基本的クロック信号と同期
にすべての転送を行うことである。ＣＬＫ信号は８ＭＨ
ｚ　の信号であって、そのバスに接続されるすべてのエ
レメントに与えられる。
【０００４】
【発明が解決しようとする課題】ファミリＩバスアーキ
テクチャは広く用いられているから、それを３２ビット
幅フォーマットに拡張することが有利となってきている
。カストマとしては従来のファミリＩバスアーキテクチ
ャとの両立性を維持する必要がある。現在、このような
下向きの両立性を維持するにはアーキテクチャのバスに
接続されるすべてのエレメントが約８ＭＨｚ　である本
来のファミリＩのクロック周波数で動作する必要がある
。そこで本発明は、異なる速度でのバス動作を可能にす
る技術を提供することを目的とする。
【０００５】
【課題を解決するための手段】一つの観点においては本
発明はバスとこのバスを介しての情報転送を制御するコ
ントローラ回路と、スレーブ回路とを含む、情報を処理
をするための装置である。スレーブ回路はスレーブタイ
ミング回路を含み、このタイミング回路はスレーブ回路
がデータを受け入れうるときを示すレディ信号を可変的
に発生する。コントロール回路とスレーブ回路はこのレ
ディ信号に関係した速度でこのバスを介して情報を交換
する。
【０００６】好適な実施例ではこのスレーブタイミング
回路はコントローラ回路により与えられる速度選択情報
にもとづき速度情報を与える速度選択回路と、この速度
情報にもとづきレディ発生信号を与えるカウンタ回路と
、このコントローラ回路によりバスを介して与えられる
タイミング情報にもとづきレディ発生信号を受けてレデ
ィ信号を発生する装置制御回路とを含んでおり、このタ
イミング情報はバスを介しての転送の開始時点を示す転
送スタート制御信号を含む。
【０００７】
【実施例】以下本発明を図面にもとづき詳述するが、明
細書および図面における記号＃は論理ＮＯＴ信号を示す
ものである。
【０００８】図１において、コンピュータシステム１０
はＣＰＵ１２ｃ，バス制御回路１２ｂｃおよびシステム
メモリ１２ｍを含むコントローラ回路１２、定速拡張カ
ード１３、複数の多速拡張カード１４および、コントロ
ーラ回路として機能しうるバスマスタ拡張カード１５、
を含む。コントローラ回路１２のＣＰＵ１２ｃとシステ
ムメモリ１２ｍはバス制御回路１２ｂｃの制御により、
ディジタル多ビット並列バス１６を介して拡張カード１
３，１４，１５と通信を行う。拡張カード１３，１４，
１５もバス制御回路１２ｂｃの制御によりバス１６を介
して他の拡張カード１３，１４，１５と通信を行う。夫
々の多速拡張カード１４はバス１６から信号を受けてそ
れに信号を送るタイミング回路１８を含んでいる。コン
ピュータシステム１０はこれに限られるものではなく拡
張カード１３，１４，１５の任意の組合せを含むことが
出来る。
【０００９】図２，３において、タイミング回路１８は
、プログラマブルであってバス１６からの制御情報にも
とづき可変であるカードレディ信号（ＲＤＹ）を与える
。詳細にはタイミング回路１８はプログラマブルの速度
制御回路２０を含む。この回路２０はバス１６のデータ
部分を介してコントローラ回路１２から入る制御情報に
もとづきＲＤＹ信号の速度をプログラマブルに限定する
。この制御情報はメモリ速度選択回路２４に記憶される
メモリ速度選択値とＩ／Ｏ速度選択回路２６に記憶され
るＩ／Ｏ速度選択値を含む。これら値はコンピュータシ
ステム１０が初期化されるときタイミング回路１８に与
えられる。
【００１０】速度選択回路２４，２６に記憶されるこれ
らの値は多速拡張カード１４がコントローラ回路１２ま
たはマスタ拡張カード１５によりアクセスされてバス１
６を介してのデータ転送シーケンスを実行する。このデ
ータ転送シーケンスはメモリ転送またはＩ／Ｏ転送であ
る。バス１６を介してカード１４に与えられるメモリま
たはＩ／Ｏ制御信号（ＭＩＯ）は実行されるべき転送の
タイプを示す。高ＭＩＯ信号はメモリ転送を、低ＭＩＯ
信号はＩ／Ｏ転送を示す。
【００１１】メモリレディカウンタ２８とＩ／Ｏレディ
カウンタ３０は夫々速度選択回路２４，２６により与え
られる速度情報によりＲＤＹ信号のレスポンス時間を制
御する。これらメモリおよびＩ／Ｏ値は各動作が固有の
プログラムされたレスポンスをもつことが出来るように
異なったものとすることが出来る。カウンタ２８，３０
は夫々の転送タイプについてレディ発生信号（ＧＥＮ　
　ＭＲ，ＧＥＮ　　ＩＯＲ）を連続的に与える。装置制
御回路３２は適正なレディ発生信号を選択してバス１６
を介して入るＭＩＯ制御信号の状態とＧＥＮ　　ＭＲお
よびＧＥＮＩＯＲ信号とにもとづきＲＤＹ信号をバス１
６に送る。
【００１２】プログラマブルであり可変であるＲＤＹ信
号の発生は拡張カード１４が異なるシステムクロック速
度を有するコンピュータシステムに使用しうるようにす
る。メモリおよびＩ／Ｏ動作は実行に対し予めセットさ
れた時間を必要とするから、ＲＤＹ信号は、要求された
転送がまだ行えないことを知らせることによりバス転送
速度を低下させるため、あるいは要求された転送が行い
うることを知らせることにより転送を可能にするために
使用しうる。このように、バス速度が変化するときにＲ
ＤＹ信号を発生するのに必要なシステムクロック周波数
を変化させることにより、拡張カード１４において機能
を行うのに使用しうる時間は不変となる。より詳細に言
うと、ＲＤＹ信号の発生に必要なシステムクロックサイ
クル数を増加させることにより拡張カード１４がより高
いバス速度を有するシステムで動作しうるようになり、
減少させることにより、より低いバス速度を有するシス
テムで動作しうるようになる。更に、ＲＤＹ信号が用い
られるから、多速特徴を与えるためにバス１６に付加さ
れるべき新しい信号パスが不要となる。
【００１３】図３，４において、メモリ速度選択回路２
４はレジスタ４０を、Ｉ／Ｏ速度選択回路２６はレジス
タ４２を含む。レジスタ４０と４２は夫々メモリおよび
Ｉ／Ｏ速度について選択値を含む。これらレジスタは所
定のＩ／Ｏコマンドが活性であるときバス１６のデータ
部分を介してプログラムの制御によりロードされる。
【００１４】好適な実施例ではレジスタ４０，４２は夫
々２ビット幅であり、Ｉ／Ｏコマンドが活性のときバス
のデータビット０と１およびデータビット２と３からロ
ードされる。レジスタ４０，４２は、有効なＲＤＹ信号
レスポンスがレジスタ４０，４２のロードに用いられる
Ｉ／Ｏコマンドに応じて与えられるように、パワーオン
リセット中に８ＭＨｚ　バス速度に対応するデフォール
ト状態にプリセットされる。このデフォールト状態は、
レジスタ４０，４２が拡張カード１４により出されるす
べてのレディ信号を直接制御するために必要である。更
に、拡張カード１４が多速特徴をもたない現存のシステ
ムに付加されるならばカード１４は適正に動作する。
【００１５】レジスタ４０に記憶される２個のビットは
カウンタ２８に与えられる。レジスタ４２内の２個のビ
ットはカウンタ３０に与えられる。拡張カード１４がコ
ントローラ１２またはバスマスタ拡張カード１５により
アドレスされてデータ転送制御信号がバス１６において
活性であるときには、メモリカウンタ２８とＩ／Ｏカウ
ンタ３０が計数を開始する。
【００１６】より詳細には、システムクロック信号（Ｃ
ＬＫ）（すなわちタイミング情報）に同期しており、そ
して活性である低レベルのアドレススタート転送制御信
号（ＡＤＤＳＴ＃）を活性化することにより開始される
転送シーケンスを図４に示す。レジスタ４０，４２の値
はメモリおよびＩ／Ｏ動作について異なったものでよい
。例えば図４ではレジスタ４２の値は夫々のＩ／Ｏデー
タ転送に応答するためにカード１４について３クロック
周期を必要とし、レジスタ４０の値はカード１４が各メ
モリ転送に応答するのに０クロック周期しか必要としな
い。
【００１７】ＡＤＤＳＴ＃信号が活性になる第１の例は
二重Ｉ／Ｏ転送（すなわち２回のバックツーバック転送
）についてタイミング回路１８の動作を開始する場合で
ある。ＭＩＯ信号はＡＤＤＳＴ＃信号が活性のとき低と
なり、転送がＩ／Ｏ転送であることを示す。低ＭＩＯ信
号はＡＮＤゲート４４をイネーブル、ＡＮＤゲート４６
をディスエーブルとする。従って、装置レディ制御回路
３２がＩ／Ｏカウンタ３０の出力（ＧＥＮ　　ＩＯＲ）
を通す。
【００１８】カウンタ３０はＡＤＤＳＴ＃信号が活性の
間レジスタ４２から値３がロードされる。カウンタ３０
はそのときデータ転送制御信号（ＤＡＴＴ＃）が活性で
ある間にカウント可能となる。カウンタ３０はＤＡＴＴ
＃信号により動作可能となるときＣＬＫ信号の立下り縁
で減算する。
【００１９】カウンタ３０が０となるとＧＥＮ　　ＩＯ
Ｒ信号が活性となり、ＡＮＤゲート４４とＯＲゲート４
８を通りラッチ５０に通る。ラッチ５０はこの信号を受
け、ＣＬＫ信号の立上りにより、３クロック周期の遅れ
をもつＲＤＹ信号を出す。
【００２０】ＮＡＮＤゲート５２とＡＮＤゲート５４は
カウンタ３０を再び３カウントさせ、それにより次の転
送を適正にタイミングづける。詳細には、ＮＡＮＤゲー
ト５２はＲＤＹ信号がＤＡＴＴ＃信号の反転とＣＬＫ信
号に伴い活性であるとき活性となる。ＮＡＮＤゲート５
２の出力はＡＤＤＳＴ＃信号が高のときＡＮＤゲート５
４を通る。ＡＮＤゲート５４の出力（ＬＯＡＤ　　ＣＯ
ＵＮＴＥＲＳ信号）はカウンタ３６にレジスタ４２の値
に再ロードさせる。このシーケンスは次にくり返されて
ＲＤＹ信号が３クロックの遅延後に再び出される。図４
のＲＤＹ信号における垂直の印はコントローラ回路１２
がバス１６を介してＲＤＹ信号をサンプリングする時刻
を示す。
【００２１】図４は更にゲート５４の出力（ＬＯＡＤ　
　ＣＯＵＮＴＥＲＳ信号）についてのタイミングと、Ａ
ＤＤＳＴ＃信号またはＲＤＹ信号が活性となるたびにい
かにカウンタ２８，３０がロードされるかを示す。この
実施例ではカウンタ３４，３６は、各動作ごとに１個の
カウンタが作用しないから同時にロードされる。
【００２２】図４において、第２の活性ＡＤＤＳＴ＃信
号はバス１６を介してのメモリ転送を開始させる。この
ＭＩＯ信号はＡＮＤゲート４６がカウンタ３４の出力Ｇ
ＥＮＭＲ信号をモニタしうるようにする。同時に、ＡＮ
Ｄゲート４４はこのＭＩＯ信号でディスエーブルとされ
、メモリ転送中は使用されない。カウンタ３４はＡＤＤ
ＳＴ＃信号が活性のときレジスタ３０からのゼロカウン
トでロードされる。カウンタ３４はそのときデータ転送
制御信号（ＤＡＴＴ＃）か活性の期間中減算可能とされ
る。活性ＤＡＴＴ＃信号はバス１６がデータ転送モード
であることを示す。カウンタ３０はＤＡＴＴ＃信号によ
りイネーブルとされるときＣＬＫ信号の立下り縁で減算
する。この例ではカウンタ３４に０がロードされ、そし
てメモリ転送には０遅延が与えられる。すなわち、ＲＤ
Ｙ信号は常に活性であり遅延を生じさせない。ＲＤＹ信
号は常に活性であり、カウンタ３４にＣＬＫ信号の各周
期ごとに０をロードしつづける。それ故、カウンタ３４
は減算を行わない。これは連続的に０にロードされる。 従って、ＧＥＮ　　ＭＲ信号は常に活性であり、ＡＮＤ
ゲート４６とＯＲゲート４８を通り、ラッチ５０を連続
的にセットしつづける。
【００２３】他の実施例は請求の範囲に記載してある。
【００２４】例えば、カウンタ３４，３６の一方は常に
遊んでいるからレジスタ３０，３２の出力は１つの共通
のカウンタに多重化される。１個のカウンタのみが用い
られるときにはＭＩＯ信号がレジスタ３０，３２のどち
らがそのカウンタをロードするために用いられるかを決
定する。
【００２５】また、例えばメモリおよびＩ／Ｏの区別を
なくし、転送がメモリ転送であるかＩ／Ｏ転送であるか
にかかわりなく同一のレディ遅延時間をすべての転送に
与えることも出来る。
【００２６】更に、拡張カードのタイミングはメモリお
よびＩ／Ｏ以外によって区別することも出来る。例えば
バックツーバック転送シーケンスの内の第１の転送が第
１のプログラムされた遅延を有し、以降の転送が異なる
プログラムされた遅延を有するようにしてもよく、ある
いはカード初期化Ｉ／Ｏ転送が第１のそのような遅れを
有し、通常のＩ／Ｏ転送が第２のそのような遅延を有す
るようにしてもよい。
【００２７】また更に、ＲＤＹ信号の遅延は速度選択レ
ジスタを周期的にロードすることにより動的に変更させ
てもよい。
【図面の簡単な説明】
【図１】本発明によるカードを含むコンピュータシステ
ムを示す図。
【図２】図１の多速拡張カードのタイミング回路のブロ
ック図。
【図３】図２のタイミング回路の接続図。
【図４】図２のタイミング回路のタイミング図。
【符号の説明】
１０　　コンピュータシステム １２　　コントローラ回路 １３　　定速拡張カード １４　　多速拡張カード １５　　バスマスタ拡張カード １６　　バス １８　　タイミング回路 ２０　　プログラマブル速度制御回路 ２４　　メモリ速度選択回路 ２６　　Ｉ／Ｏ速度選択回路 ２８　　メモリレディカウンタ ３０　　Ｉ／Ｏレディカウンタ ４０　　レジスタ ４２　　レジスタ

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】バスと、上記バスを介しての情報の転送を
    制御するように構成されたコントローラ回路と、スレー
    ブがデータ受入れ可能の時を示すレディ信号を可変に発
    生するように構成されたスレーブタイミング回路を含ん
    でいるスレーブ回路と、を備え、上記コントローラ回路
    及びスレーブ回路は上記バスを介してデータ情報の交換
    を行うと共に上記レディ信号に関係した速度で通信を行
    う情報処理装置。
  2. 【請求項２】前記スレーブタイミング回路は、前記コン
    トローラ回路により与えられる速度選択情報にもとづき
    速度情報を与えるように構成された速度選択回路を含み
    、上記スレーブタイミング回路は前記レディ信号の発生
    を可変的に制御するために上記速度情報を使用するよう
    に構成されている請求項１に記載の情報処理装置。
  3. 【請求項３】前記スレーブタイミング回路は、前記速度
    情報にもとづきレディ発生信号を与えるように構成され
    、且つ前記レディ信号の発生を可変的に制御するために
    このレディ発生信号を用いるカウンタ回路を含んでいる
    請求項２に記載の装置。
  4. 【請求項４】前記スレーブタイミング回路は、前記バス
    を介して前記コントローラ回路から入るタイミングおよ
    び制御情報にもとづき前記レディ発生信号を受けそして
    前記レディ信号を発生するように構成された装置制御回
    路を含んでいる請求項３に記載の装置。
  5. 【請求項５】前記制御情報は、前記バスを介しての転送
    を開始する時点を示す転送スタート制御信号を含んでい
    る請求項４に記載の装置。
  6. 【請求項６】前記スレーブタイミング回路は第２速度情
    報を発生するように構成された第２速度選択回路と、第
    ２レディ発生信号を発生するように構成された第２カウ
    ンタ回路とを含み、前記装置制御回路は前記バスを介し
    て前記コントローラ回路から入る選択情報にもとづき上
    記第２レディ発生信号を受けて前記レディ信号を発生す
    るように構成されている請求項４に記載の装置。
  7. 【請求項７】前記選択情報は前記バスを介して転送され
    る前記データ情報の特性にもとづくものである請求項６
    に記載の装置。
  8. 【請求項８】前記データ情報はメモリ情報を含んでいる
    請求項７に記載の装置。
  9. 【請求項９】前記データ情報は入力／出力情報を含んで
    いる請求項７に記載の装置。
  10. 【請求項１０】バスを介して与えられるデータ情報を受
    けるように構成された装置であって、上記装置が上記デ
    ータ情報を受信したことを示す、上記装置の動作速度に
    より可変のレディ信号を発生するように構成されたタイ
    ミング回路を備えている装置。
  11. 【請求項１１】前記タイミング回路は前記コントローラ
    回路により与えられる速度選択情報にもとづき速度情報
    を与えるように構成された速度選択回路を含み、上記タ
    イミング回路は上記速度情報を用いて前記レディ信号の
    発生を制御するように構成されている請求項１０に記載
    の装置。
  12. 【請求項１２】前記タイミング回路は前記速度情報にも
    とづきレディ発生信号を与えるように構成されたカウン
    タ回路を含んでおり、さらに、上記タイミング回路は上
    記レディ発生信号を用いて上記レディ信号の発生を制御
    するように構成されている請求項１１に記載の装置。
  13. 【請求項１３】前記タイミング回路は、バスを介してコ
    ントローラ回路により与えられるタイミング情報にもと
    づき上記レディ発生信号を受けて前記レディ信号を発生
    するように構成された装置制御回路を含んでいる請求項
    １２に記載の装置。
  14. 【請求項１４】前記制御情報は前記バスを介しての転送
    の開始時点を示す転送スタート制御信号を含んでいる請
    求項１３に記載の装置。
  15. 【請求項１５】前記タイミング回路は、第２速度情報を
    発生するように構成された第２速度選択回路と、第２レ
    ディ発生信号を発生するように構成された第２カウンタ
    回路とを含み、前記装置制御回路は前記バスを介して前
    記コントローラ回路により与えられる選択情報にもとづ
    き上記第２レディ発生信号を受け前記レディ信号を発生
    するように構成されている請求項１３に記載の装置。
  16. 【請求項１６】前記選択情報は前記バスを介して転送さ
    れる前記データ情報の特性にもとづくものである請求項
    １５に記載の装置。
  17. 【請求項１７】バスと、コントローラ回路と、中央処理
    ユニットと、システムメモリと、上記バスを介しての情
    報の転送を制御するように構成されたバス制御回路と、
    データを受けることが出来るときを示すレディ信号を可
    変の時点で発生するように構成されたスレーブタイミン
    グ回路を含むスレーブ回路とを備え、上記コントローラ
    回路および上記スレーブ回路は上記バス制御回路の制御
    により上記バスを介して情報の交換を行うと共に上記レ
    ディ信号に関係した速度で通信を行う情報処理装置。
  18. 【請求項１８】前記スレーブタイミング回路は前記コン
    トローラ回路により与えられる速度選択情報にもとづき
    速度情報を与えるように構成された速度選択回路を含ん
    でおり、　　上記スレーブタイミング回路はこの速度情
    報を用いて前記レディ信号の発生を可変的に制御するよ
    うに構成されている請求項１７に記載の装置。
  19. 【請求項１９】前記スレーブタイミング回路は前記速度
    情報にもとづきレディ発生信号を与えるように構成され
    たカウンタ回路を含んでおり、上記スレーブタイミング
    回路は上記レディ信号の発生を可変的に制御するために
    上記レディ発生信号を用いるように構成されている請求
    項１８に記載の装置。
  20. 【請求項２０】前記スレーブタイミング回路は、前記バ
    スを介して前記コントローラ回路により与えられるタイ
    ミングおよび制御情報にもとづき前記レディ発生信号を
    受けて前記レディ信号を発生するように構成された装置
    制御回路を含んでいる請求項１９に記載の装置。
  21. 【請求項２１】前記制御情報は前記バスを介しての転送
    の開始時点を示す転送スタート信号を含んでいる請求項
    ２０に記載の装置。
  22. 【請求項２２】前記スレーブタイミング回路は第２速度
    情報を発生するように構成された第２速度選択回路と、
    第２レディ発生信号を発生するように構成された第２カ
    ウンタ回路と、を含み、　　前記装置制御回路は前記バ
    スを介して前記コントローラ回路により与えられる選択
    情報にもとづき上記第２レディ発生信号を受けて上記レ
    ディ信号を発生するように構成されている請求項２０に
    記載の装置。
  23. 【請求項２３】バスと、このバスを介しての情報の転送
    を制御するように構成されたコントローラ回路と、デー
    タ受入れ可能な時を示すレディ信号を発生するように構
    成されたスレーブタイミング回路を含むスレーブ回路と
    、を備え、上記スレーブタイミング回路は、上記コント
    ローラ回路により与えられる速度選択情報にもとづき速
    度情報を与える速度選択回路と、上記速度情報にもとづ
    きレディ発生信号を与えるように構成されたカウンタ回
    路と、上記バスを介して上記コントローラ回路により与
    えられるタイミングおよび制御情報にもとづき上記レデ
    ィ発生信号を受けて上記レディ信号を可変的に発生する
    ように構成された装置制御回路とを含んでおり、上記制
    御情報は上記バスを介しての転送の開始時を示す転送ス
    タート制御信号を含んでおり、上記コントローラ回路お
    よびスレーブ回路が上記バスを介してデータ情報の交換
    を行うと共に上記レディ信号に関係した速度で通信号を
    行う情報処理装置。
  24. 【請求項２４】バスを介して与えられるデータ情報を受
    けるように構成された装置であって、この装置は上記デ
    ータ情報を受けうることを示すレディ信号を発生するよ
    うに構成されたタイミング回路を含んでおり、上記タイ
    ミング回路は、上記コントローラ回路により与えられる
    速度選択情報にもとづき速度情報を与えるように構成さ
    れた速度選択回路を含むと共に、上記速度情報を用いて
    上記レディ信号の発生を制御するように構成されており
    、上記タイミング回路は、さらに、上記速度情報にもと
    づきレディ発生信号を与えるように構成されたカウンタ
    回路と、バスを介してコントローラ回路により与えられ
    るタイミングおよび制御情報にもとづき上記レディ発生
    信号を受けて上記レディ信号を可変的に発生するように
    構成された装置制御回路とを含んでおり、上記制御情報
    は上記バスを介しての転送の開始時を示す上記転送スタ
    ート制御信号を含んでいるバスを介して与えられるデー
    タ情報を受けるように構成された装置。
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