JPH04237214A - クロックドインバータ - Google Patents
クロックドインバータInfo
- Publication number
- JPH04237214A JPH04237214A JP3005490A JP549091A JPH04237214A JP H04237214 A JPH04237214 A JP H04237214A JP 3005490 A JP3005490 A JP 3005490A JP 549091 A JP549091 A JP 549091A JP H04237214 A JPH04237214 A JP H04237214A
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- JP
- Japan
- Prior art keywords
- transistor
- pmos
- source
- clock signal
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000003990 capacitor Substances 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 5
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はクロックドインバータに
関し、特に、半導体集積回路により構成されるクロック
ドインバータに関する。
関し、特に、半導体集積回路により構成されるクロック
ドインバータに関する。
【０００２】
【従来の技術】従来のクロックドインバータは、図２に
示されるように構成されており、データ信号１０４の入
力に対応して、逆クロック信号１０５およびクロック信
号１０６によりＰＭＯＳトランジスタ９およびＮＭＯＳ
トランジスタ１０がＯＦＦしている時点においては、出
力側（ＯＵＴ）はハイインピーダンス状態となり、負荷
容量１２によって電荷が保持されている。データ信号１
０４がハイレベルで、逆クロック信号１０５がハイレベ
ル、クロック信号１０６がロウレベルの時に、ＰＭＯＳ
トランジスタ８、９およびＮＭＯＳトランジスタ１０が
ＯＦＦし、出力側（ＯＵＴ）がハイインピーダンス状態
である場合に、ＰＭＯＳトランジスタ８のソース入力で
ある電源電圧ＶＤＤに、当該トランジスタのしきい値電
圧以上の雑音信号が混入すると、ＰＭＯＳトランジスタ
８のゲートとソース間に生じる電位差によりＰＭＯＳト
ランジスタ８がＯＮし、これにより、ＰＭＯＳトランジ
スタ９のゲートとソース間に電位差が生起し、ＰＭＯＳ
トランジスタ９もＯＮすることになる。この結果、電源
電圧ＶＤＤを介して、ＰＭＯＳトランジスタ８→ＰＭＯ
Ｓトランジスタ９→負荷容量１２の経路を通って出力側
の負荷容量１２が充電され、回路に誤動作が生じる可能
性がある。
示されるように構成されており、データ信号１０４の入
力に対応して、逆クロック信号１０５およびクロック信
号１０６によりＰＭＯＳトランジスタ９およびＮＭＯＳ
トランジスタ１０がＯＦＦしている時点においては、出
力側（ＯＵＴ）はハイインピーダンス状態となり、負荷
容量１２によって電荷が保持されている。データ信号１
０４がハイレベルで、逆クロック信号１０５がハイレベ
ル、クロック信号１０６がロウレベルの時に、ＰＭＯＳ
トランジスタ８、９およびＮＭＯＳトランジスタ１０が
ＯＦＦし、出力側（ＯＵＴ）がハイインピーダンス状態
である場合に、ＰＭＯＳトランジスタ８のソース入力で
ある電源電圧ＶＤＤに、当該トランジスタのしきい値電
圧以上の雑音信号が混入すると、ＰＭＯＳトランジスタ
８のゲートとソース間に生じる電位差によりＰＭＯＳト
ランジスタ８がＯＮし、これにより、ＰＭＯＳトランジ
スタ９のゲートとソース間に電位差が生起し、ＰＭＯＳ
トランジスタ９もＯＮすることになる。この結果、電源
電圧ＶＤＤを介して、ＰＭＯＳトランジスタ８→ＰＭＯ
Ｓトランジスタ９→負荷容量１２の経路を通って出力側
の負荷容量１２が充電され、回路に誤動作が生じる可能
性がある。
【０００３】また、入力されるデータ信号１０４がロウ
レベルで、逆クロック信号１０５がハイレベル、クロッ
ク信号１０６がロウレベルの時に、ＰＭＯＳトランジス
タ９およびＮＭＯＳトランジスタ１０、１１がＯＦＦし
、出力側（ＯＵＴ）がハイインピーダンス状態である場
合に、ＮＭＯＳトランジスタ１１のソース入力である接
地電圧（ＧＮＤ）に当該トランジスタのしきい値電圧以
上の雑音信号が混入すると、ＮＭＯＳトランジスタ１１
のゲートとソース間に生じる電位差によりＮＭＯＳトラ
ンジスタ１１がＯＮし、これにより、ＮＭＯＳトランジ
スタ１０のゲートとソース間に電位差が生起し、ＮＭＯ
Ｓトランジスタ１０もＯＮすることになる。この結果、
負荷容量１２→ＮＭＯＳトランジスタ１０→ＮＭＯＳト
ランジスタ１１→接地電位（ＧＮＤ）の経路を通って負
荷容量１２に蓄積されていた電荷が放電され、回路に誤
動作が生じる可能性がある。
レベルで、逆クロック信号１０５がハイレベル、クロッ
ク信号１０６がロウレベルの時に、ＰＭＯＳトランジス
タ９およびＮＭＯＳトランジスタ１０、１１がＯＦＦし
、出力側（ＯＵＴ）がハイインピーダンス状態である場
合に、ＮＭＯＳトランジスタ１１のソース入力である接
地電圧（ＧＮＤ）に当該トランジスタのしきい値電圧以
上の雑音信号が混入すると、ＮＭＯＳトランジスタ１１
のゲートとソース間に生じる電位差によりＮＭＯＳトラ
ンジスタ１１がＯＮし、これにより、ＮＭＯＳトランジ
スタ１０のゲートとソース間に電位差が生起し、ＮＭＯ
Ｓトランジスタ１０もＯＮすることになる。この結果、
負荷容量１２→ＮＭＯＳトランジスタ１０→ＮＭＯＳト
ランジスタ１１→接地電位（ＧＮＤ）の経路を通って負
荷容量１２に蓄積されていた電荷が放電され、回路に誤
動作が生じる可能性がある。
【０００４】
【発明が解決しようとする課題】上述した従来のクロッ
クドインバータにおいては、正電源および負電源を含む
２電源、およびＰＲＯＭ回路等を使用する場合に、ＰＲ
ＯＭトランジスタ８のソースに印加される電源電圧ＶＤ
Ｄ、およびＮＭＯＳトランジスタ１１のソース電位であ
る接地電位（ＧＮＤ）に、対応するトランジスタのしき
い値電圧以上の雑音信号が混入した時には、ＰＭＯＳト
ランジスタ８および９、またはＮＭＯＳトランジスタ１
０および１１がＯＮして、回路自体に誤動作が生起する
可能性があるという欠点がある。
クドインバータにおいては、正電源および負電源を含む
２電源、およびＰＲＯＭ回路等を使用する場合に、ＰＲ
ＯＭトランジスタ８のソースに印加される電源電圧ＶＤ
Ｄ、およびＮＭＯＳトランジスタ１１のソース電位であ
る接地電位（ＧＮＤ）に、対応するトランジスタのしき
い値電圧以上の雑音信号が混入した時には、ＰＭＯＳト
ランジスタ８および９、またはＮＭＯＳトランジスタ１
０および１１がＯＮして、回路自体に誤動作が生起する
可能性があるという欠点がある。
【０００５】
【課題を解決するための手段】本発明のクロックドイン
バータは、ソースに高電位側の電源が供給され、ゲート
に所定のデータ信号が入力される第１のＰＭＯＳトラン
ジスタと、ソースが前記第１のＰＭＯＳトランジスタの
ドレインに接続され、ゲートに所定の逆クロック信号が
入力される第２のＰＭＯＳトランジスタと、ドレインが
前記第２のＰＭＯＳトランジスタのドレインに接続され
、ゲートに所定のクロック信号が入力される第１のＮＭ
ＯＳトランジスタと、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ゲートに前記データ信
号が入力されるとともに、ゾースに低電位側の電源が供
給される第２のＮＭＯＳトランジスタと、ソースに前記
低電位側の電源が供給され、ドレインが前記第１のＰＭ
ＯＳトランジスタのドレインに接続されるとともに、ゲ
ートに前記逆クロック信号が入力される第３のＮＭＯＳ
トランジスタと、ドレインが前記第１のＮＭＯＳトラン
ジスタのソースに接続され、ソースに前記高電位側の電
源が供給されるとともに、ゲートに前記逆クロック信号
が入力される第３のＰＭＯＳトランジスタと、を備えて
構成される。
バータは、ソースに高電位側の電源が供給され、ゲート
に所定のデータ信号が入力される第１のＰＭＯＳトラン
ジスタと、ソースが前記第１のＰＭＯＳトランジスタの
ドレインに接続され、ゲートに所定の逆クロック信号が
入力される第２のＰＭＯＳトランジスタと、ドレインが
前記第２のＰＭＯＳトランジスタのドレインに接続され
、ゲートに所定のクロック信号が入力される第１のＮＭ
ＯＳトランジスタと、ドレインが前記第１のＮＭＯＳト
ランジスタのソースに接続され、ゲートに前記データ信
号が入力されるとともに、ゾースに低電位側の電源が供
給される第２のＮＭＯＳトランジスタと、ソースに前記
低電位側の電源が供給され、ドレインが前記第１のＰＭ
ＯＳトランジスタのドレインに接続されるとともに、ゲ
ートに前記逆クロック信号が入力される第３のＮＭＯＳ
トランジスタと、ドレインが前記第１のＮＭＯＳトラン
ジスタのソースに接続され、ソースに前記高電位側の電
源が供給されるとともに、ゲートに前記逆クロック信号
が入力される第３のＰＭＯＳトランジスタと、を備えて
構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、負荷容量
７に対応して、ＰＭＯＳトランジスタ１、２および６と
、ＮＭＯＳトランジスタ３〜５とを備えて構成される。
である。図１に示されるように、本実施例は、負荷容量
７に対応して、ＰＭＯＳトランジスタ１、２および６と
、ＮＭＯＳトランジスタ３〜５とを備えて構成される。
【０００８】図１において明らかなように、本実施例の
従来例との相違点は、ソース入力を接地電位（ＧＮＤ）
とし、ゲート入力を逆相クロック信号１０２としてｇｍ
を小さくすることにより、当該トランジスタのＯＮ抵抗
を高くしたＮＭＯＳトランジスタ５と、ソース入力を電
源電圧ＶＤＤとし、ゲート入力をクロック信号１０３と
してｇｍを小さくすることにより、当該トランジスタの
ＯＮ抵抗を高くしたＰＭＯＳトランジスタ６が、それぞ
れ新たに加えられたことである。
従来例との相違点は、ソース入力を接地電位（ＧＮＤ）
とし、ゲート入力を逆相クロック信号１０２としてｇｍ
を小さくすることにより、当該トランジスタのＯＮ抵抗
を高くしたＮＭＯＳトランジスタ５と、ソース入力を電
源電圧ＶＤＤとし、ゲート入力をクロック信号１０３と
してｇｍを小さくすることにより、当該トランジスタの
ＯＮ抵抗を高くしたＰＭＯＳトランジスタ６が、それぞ
れ新たに加えられたことである。
【０００９】図１において、入力されるデータ信号１０
１がハイレベルで、逆クロック信号１０２がハイレベル
、クロック信号１０３がロウレベルの時には、ＰＭＯＳ
トランジスタ１、２およびＮＭＯＳトランジスタ３がＯ
ＦＦし、ＮＭＯＳトランジスタ４、５およびＰＭＯＳト
ランジスタ６はＯＮとなり、出力側（ＯＵＴ）はハイイ
ンピーダンス状態となっている。この場合に、ＰＭＯＳ
トランジスタ１のソース入力である電源電圧ＶＤＤに、
当該トランジスタのしきい値電圧以上の雑音信号が混入
すると、ＰＭＯＳトランジスタ８のゲートとソース間に
生じる電位差によりＰＭＯＳトランジスタ１がＯＮし、
これにより、ＰＭＯＳトランジスタ２のゲートとソース
間に電位差が生起し、ＰＭＯＳトランジスタ２もＯＮし
ようとするが、上述のようにｇｍの値が小さい値に設定
されているＮＭＯＳトランジスタ５がＯＮしているため
に、ＰＭＯＳトランジスタ２のソース入力としては、Ｎ
ＭＯＳトラジスタ５による等価的な抵抗を介して、接地
電位（ＧＨＤ）レベルの状態になっているため、電源電
圧ＶＤＤに混入した雑音信号によりＯＮ状態となったＰ
ＭＯＳトラジスタ１のドレイン出力の影響が、ＰＭＯＳ
トランジスタ２に伝達されることがなく、ＰＭＯＳトラ
ンジスタ２はＯＦＦの状態に維持される。
１がハイレベルで、逆クロック信号１０２がハイレベル
、クロック信号１０３がロウレベルの時には、ＰＭＯＳ
トランジスタ１、２およびＮＭＯＳトランジスタ３がＯ
ＦＦし、ＮＭＯＳトランジスタ４、５およびＰＭＯＳト
ランジスタ６はＯＮとなり、出力側（ＯＵＴ）はハイイ
ンピーダンス状態となっている。この場合に、ＰＭＯＳ
トランジスタ１のソース入力である電源電圧ＶＤＤに、
当該トランジスタのしきい値電圧以上の雑音信号が混入
すると、ＰＭＯＳトランジスタ８のゲートとソース間に
生じる電位差によりＰＭＯＳトランジスタ１がＯＮし、
これにより、ＰＭＯＳトランジスタ２のゲートとソース
間に電位差が生起し、ＰＭＯＳトランジスタ２もＯＮし
ようとするが、上述のようにｇｍの値が小さい値に設定
されているＮＭＯＳトランジスタ５がＯＮしているため
に、ＰＭＯＳトランジスタ２のソース入力としては、Ｎ
ＭＯＳトラジスタ５による等価的な抵抗を介して、接地
電位（ＧＨＤ）レベルの状態になっているため、電源電
圧ＶＤＤに混入した雑音信号によりＯＮ状態となったＰ
ＭＯＳトラジスタ１のドレイン出力の影響が、ＰＭＯＳ
トランジスタ２に伝達されることがなく、ＰＭＯＳトラ
ンジスタ２はＯＦＦの状態に維持される。
【００１０】また、入力されるデータ信号１０１がロウ
レベルで、逆クロック信号１０２がハイレベル、クロッ
ク信号１０３がロウレベルの時には、ＰＭＯＳトランジ
スタ２およびＮＭＯＳトランジスタ３および４がＯＦＦ
し、ＰＭＯＳトランジスタ１、６およびＮＭＯＳトラン
ジスタ５はＯＮとなり、出力側（ＯＵＴ）はハイインピ
ーダンス状態となっている。この場合に、ＮＭＯＳトラ
ンジスタ４のソース入力である接地電位（ＧＮＤ）に、
当該トランジスタのしきい値電圧以上の雑音信号が混入
すると、ＮＭＯＳトランジスタ４のゲートとソース間に
生じる電位差によりＮＭＯＳトランジスタ４がＯＮし、
これにより、ＮＭＯＳトランジスタ３のゲートとソース
間に電位差が生起し、ＮＭＯＳトランジスタ３もＯＮし
ようとするが、上述のようにｇｍの値が小さい値に設定
されているＰＭＯＳトランジスタ６がＯＮしているため
に、ＮＭＯＳトランジスタ３のソース入力としては、Ｐ
ＭＯＳトランジスタ６による等価的な抵抗を介して、電
源電圧ＶＤＤレベルの状態になっているため、接地電位
（ＧＮＤ）に混入した雑音信号により、ＯＮ状態となっ
たＮＭＯＳトラジスタ４のドレイン出力の影響が、ＮＭ
ＯＳトランジスタ３に伝達されることがなく、ＮＭＯＳ
トランジスタ３はＯＦＦの状態に維持される。
レベルで、逆クロック信号１０２がハイレベル、クロッ
ク信号１０３がロウレベルの時には、ＰＭＯＳトランジ
スタ２およびＮＭＯＳトランジスタ３および４がＯＦＦ
し、ＰＭＯＳトランジスタ１、６およびＮＭＯＳトラン
ジスタ５はＯＮとなり、出力側（ＯＵＴ）はハイインピ
ーダンス状態となっている。この場合に、ＮＭＯＳトラ
ンジスタ４のソース入力である接地電位（ＧＮＤ）に、
当該トランジスタのしきい値電圧以上の雑音信号が混入
すると、ＮＭＯＳトランジスタ４のゲートとソース間に
生じる電位差によりＮＭＯＳトランジスタ４がＯＮし、
これにより、ＮＭＯＳトランジスタ３のゲートとソース
間に電位差が生起し、ＮＭＯＳトランジスタ３もＯＮし
ようとするが、上述のようにｇｍの値が小さい値に設定
されているＰＭＯＳトランジスタ６がＯＮしているため
に、ＮＭＯＳトランジスタ３のソース入力としては、Ｐ
ＭＯＳトランジスタ６による等価的な抵抗を介して、電
源電圧ＶＤＤレベルの状態になっているため、接地電位
（ＧＮＤ）に混入した雑音信号により、ＯＮ状態となっ
たＮＭＯＳトラジスタ４のドレイン出力の影響が、ＮＭ
ＯＳトランジスタ３に伝達されることがなく、ＮＭＯＳ
トランジスタ３はＯＦＦの状態に維持される。
【００１１】
【発明の効果】以上説明したように、本発明は、従来の
クロックドインバータに対して、ｇｍの値を小さい値に
設定したＰＭＯＳトランジスタならびにＮＭＯＳトラン
ジスタを付加することにより、電源ラインまたは接地ラ
インに対応するトランジスタのしきい値電圧以上の雑音
信号が混入した場合においても、この雑音信号に起因す
る回路誤動作を排除することができるという効果がある
。
クロックドインバータに対して、ｇｍの値を小さい値に
設定したＰＭＯＳトランジスタならびにＮＭＯＳトラン
ジスタを付加することにより、電源ラインまたは接地ラ
インに対応するトランジスタのしきい値電圧以上の雑音
信号が混入した場合においても、この雑音信号に起因す
る回路誤動作を排除することができるという効果がある
。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例を示す回路図である。
１，２，６，８，９ ＰＭＯＳトランジスタ３〜
５，１０，１１ ＮＭＯＳトランジスタ７，１２
付加容量
５，１０，１１ ＮＭＯＳトランジスタ７，１２
付加容量
Claims (1)
- 【請求項１】 ソースに高電位側の電源が供給され、
ゲートに所定のデータ信号が入力される第１のＰＭＯＳ
トランジスタと、ソースが前記第１のＰＭＯＳトランジ
スタのドレインに接続され、ゲートに所定の逆クロック
信号が入力される第２のＰＭＯＳトランジスタと、ドレ
インが前記第２のＰＭＯＳトランジスタのドレインに接
続され、ゲートに所定のクロック信号が入力される第１
のＮＭＯＳトランジスタと、ドレインが前記第１のＮＭ
ＯＳトランジスタのソースに接続され、ゲートに前記デ
ータ信号が入力されるとともに、ゾースに低電位側の電
源が供給される第２のＮＭＯＳトランジスタと、ソース
に前記低電位側の電源が供給され、ドレインが前記第１
のＰＭＯＳトランジスタのドレインに接続されるととも
に、ゲートに前記逆クロック信号が入力される第３のＮ
ＭＯＳトランジスタと、ドレインが前記第１のＮＭＯＳ
トランジスタのソースに接続され、ソースに前記高電位
側の電源が供給されるとともに、ゲートに前記逆クロッ
ク信号が入力される第３のＰＭＯＳトランジスタと、を
備えることを特徴とするクロックドインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005490A JPH04237214A (ja) | 1991-01-22 | 1991-01-22 | クロックドインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005490A JPH04237214A (ja) | 1991-01-22 | 1991-01-22 | クロックドインバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237214A true JPH04237214A (ja) | 1992-08-25 |
Family
ID=11612689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005490A Pending JPH04237214A (ja) | 1991-01-22 | 1991-01-22 | クロックドインバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237214A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014210207A1 (de) | 2013-10-25 | 2015-04-30 | Mitsubishi Electric Corporation | Steuervorrichtung und Steuerverfahren für Innenverbrennungsmotor |
| DE102014213631A1 (de) | 2014-02-25 | 2015-08-27 | Mitsubishi Electric Corporation | Steuervorrichtung für Verbrennungskraftmaschinen in einem Turbolader |
| DE102015200906A1 (de) | 2014-09-18 | 2016-03-24 | Mitsubishi Electric Corporation | Steuervorrichtung und Steuerverfahren für einen Verbrennungsmotor mit einem Auflader |
-
1991
- 1991-01-22 JP JP3005490A patent/JPH04237214A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014210207A1 (de) | 2013-10-25 | 2015-04-30 | Mitsubishi Electric Corporation | Steuervorrichtung und Steuerverfahren für Innenverbrennungsmotor |
| DE102014213631A1 (de) | 2014-02-25 | 2015-08-27 | Mitsubishi Electric Corporation | Steuervorrichtung für Verbrennungskraftmaschinen in einem Turbolader |
| DE102015200906A1 (de) | 2014-09-18 | 2016-03-24 | Mitsubishi Electric Corporation | Steuervorrichtung und Steuerverfahren für einen Verbrennungsmotor mit einem Auflader |
| DE102015200906B4 (de) * | 2014-09-18 | 2020-12-10 | Mitsubishi Electric Corporation | Steuervorrichtung und Steuerverfahren für einen Verbrennungsmotor mit einem Auflader |
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