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JPH0415684A - Driving circuit for display device - Google Patents

Driving circuit for display device

Info

Publication number
JPH0415684A
JPH0415684A JP2120857A JP12085790A JPH0415684A JP H0415684 A JPH0415684 A JP H0415684A JP 2120857 A JP2120857 A JP 2120857A JP 12085790 A JP12085790 A JP 12085790A JP H0415684 A JPH0415684 A JP H0415684A
Authority
JP
Japan
Prior art keywords
signal
image signal
voltage
circuit
period
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2120857A
Other languages
Japanese (ja)
Inventor
Hisao Okada
久夫 岡田
Shigeyuki Uehira
植平 茂行
Kuniaki Tanaka
邦明 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2120857A priority Critical patent/JPH0415684A/en
Publication of JPH0415684A publication Critical patent/JPH0415684A/en
Pending legal-status Critical Current

Links

Landscapes

  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)
  • Liquid Crystal (AREA)

Abstract

PURPOSE:To simplify the constitution of a voltage signal supply circuit by providing a signal electrode driving means which sends a selected voltage signal out to a signal electrode and a counter electrode driving means which applies voltages differing in level to the counter electrode in a 1st and a 2nd period. CONSTITUTION:This device is equipped with the voltage signal supply means 9 which outputs plural mutually-different-level voltage signals, and an image signal converting means 65 which outputs an input digital image signal in the 1st period as it is and logically inverts and outputs an input digital image signal in the 2nd period provided alternately with the 1st period. The signal electrode driving means equipped with the selection means 50 for selecting either of voltage signals of plural levels in accordance with the image signal outputted from the means 65 and sending this voltage signal to the signal electrode, and the counter electrode driving means 8 which applies the different-level voltages to the counter electrode in the 1st and 2nd periods are provided. Consequently, the constitution of the circuit for generating the voltage signal to be supplied to signal electrodes of a display unit can be simplified.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は表示装置の駆動回路に関し、特に、振幅変調駆
動方式によって階調表示を行うことができる表示装置の
駆動回路に関する。以下ではマトリクス型液晶表示装置
を表示装置の例にとって説明を行うが、本発明は他の種
類の表示装置、例えばEL(エレクトロルミネッセンス
)表示装置、プラズマデイスプレィ等の駆動回路にも適
用可能である。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a drive circuit for a display device, and more particularly to a drive circuit for a display device that can perform gradation display using an amplitude modulation drive method. Although a matrix type liquid crystal display device will be described below as an example of a display device, the present invention is also applicable to drive circuits for other types of display devices, such as EL (electroluminescence) display devices and plasma displays. .

(従来の技術) 第11図に従来のマトリクス型液晶表示装置の一例を模
式的に示す。策11図のマ)+7クス型液晶表示装置は
、絵素電極を駆動するためのスイッチング素子としてT
 P T (Thin Film Transisto
r)を用いたものである。このマトリクス型液晶表示装
置は表示ユニットとしてTFT液晶パネル1゜Oを有し
ている。TFT液晶パネル100は、互いに平行に配設
された1本(番号0− n −1)の走査電極101と
走査電極101に直交して互いに平行に配設されたm本
(#号0−m−1)の信号電極102とを備えている。
(Prior Art) FIG. 11 schematically shows an example of a conventional matrix type liquid crystal display device. Solution 11 The +7x type liquid crystal display device uses T as a switching element to drive the picture element electrode.
P T (Thin Film Transistor)
r). This matrix type liquid crystal display device has a TFT liquid crystal panel of 1° as a display unit. The TFT liquid crystal panel 100 includes one scanning electrode 101 (numbered 0-n-1) arranged parallel to each other and m scanning electrodes 101 (numbered 0-m-1) arranged parallel to each other orthogonal to the scanning electrode 101. -1) signal electrode 102.

走査電極101と信号電極102との各交点に近接して
、絵素電極103を駆動するためのTFT104が設け
られている。1本の走査電極101に対応するm個の絵
素電極103によって、1本の水平走査線が構成されて
いる。絵素電極103に対向して対I[極105が設け
られている。対向電極105は第11図では模式的に示
されているが、通常は、全ての絵素電極103に共通に
配設された1個の導電層であり、対向電極105には一
定の電圧v0が印加される。
A TFT 104 for driving the picture element electrode 103 is provided close to each intersection of the scanning electrode 101 and the signal electrode 102. One horizontal scanning line is composed of m picture element electrodes 103 corresponding to one scanning electrode 101. A pair I [pole 105 is provided opposite the picture element electrode 103. Although the counter electrode 105 is schematically shown in FIG. 11, it is usually one conductive layer provided in common to all the picture element electrodes 103, and a constant voltage v0 is applied to the counter electrode 105. is applied.

T F T e 晶パネル100はソースドライバ20
0及びゲートドライバ300を含む駆動回路によって駆
動される。ソースドライバ200及びゲートドライバ3
00はTFT液晶パネル100の信号電極102及び走
査電極101にそれぞれ接続されている。ソースドライ
バ200は、入力されるアナログ画像信号又は映像信号
をサンプリング、ホールドし、信号電極102に供給す
る。他方、ゲートドライバ300は走査電極101に対
して順次に走査パルスを出力する。ゲートドライバ30
0及びソースドライバ200に入力されるクロック等の
制御信号はコントロール回路400から与えられる。
T F T e Crystal panel 100 is a source driver 20
0 and a drive circuit including a gate driver 300. Source driver 200 and gate driver 3
00 is connected to the signal electrode 102 and the scanning electrode 101 of the TFT liquid crystal panel 100, respectively. The source driver 200 samples and holds an input analog image signal or video signal, and supplies it to the signal electrode 102. On the other hand, the gate driver 300 sequentially outputs scanning pulses to the scanning electrodes 101. Gate driver 30
0 and control signals such as clocks input to the source driver 200 are provided from the control circuit 400.

第12図を参照してソースドライバ200について更に
説明する。ソースドライバ200は、シフトレジスタ2
10、サンプルホールド[回路220及び出力バッファ
230を備えている。シフトレジスタ210では、コン
トロール回路400から入力されるシフトパルスがシフ
トクロックに従ってシフトされ、ラインB1、B2、・
・・ B1、・・・B、に順次にサンプリングパルスが
出力される。これに伴ってサンプルホールド回路220
のアナログスイッチA S W 1.(1)、・・・ 
ASWI(i)、・・・ASWI(a)が順次に導通状
態になり、サンプリングコンデンサ221が入力アナロ
グ画像信号の瞬時振幅v (i、 j>にまで順次に充
電される。ここで、v(i、j)は、TFT液晶パネル
100のi番目の信号電極とj番目の走査電極との交点
に対応する絵素電極103に書き込まれるべきアナログ
画像信号の瞬時振幅である。このようにして1水平走査
期間の画像信号がサンプルホールド回路220によって
サンプリングされた後、出力用パルスOEが入力され、
画像信号がサンプリングコンデンサ221からホールド
コンデンサ222に移される。
The source driver 200 will be further explained with reference to FIG. 12. The source driver 200 includes a shift register 2
10. Includes a sample and hold circuit 220 and an output buffer 230. In the shift register 210, the shift pulse input from the control circuit 400 is shifted according to the shift clock, and the shift pulses are shifted to lines B1, B2, .
. . . Sampling pulses are sequentially output to B1, . . . B, etc. Along with this, the sample hold circuit 220
Analog switch A SW 1. (1),...
ASWI(i), . . . ASWI(a) sequentially become conductive, and the sampling capacitor 221 is sequentially charged to the instantaneous amplitude v(i, j> of the input analog image signal. Here, v( i, j) is the instantaneous amplitude of the analog image signal to be written to the picture element electrode 103 corresponding to the intersection of the i-th signal electrode and the j-th scanning electrode of the TFT liquid crystal panel 100.In this way, 1 After the image signal during the horizontal scanning period is sampled by the sample and hold circuit 220, the output pulse OE is input,
The image signal is transferred from sampling capacitor 221 to hold capacitor 222 .

ホールドコンデンサ222によって保持された画像信号
は出力バッファ230を介して信号電極102に出力さ
れる。
The image signal held by the hold capacitor 222 is output to the signal electrode 102 via the output buffer 230.

第13図にソースドライバ200に於ける入出力信号の
波形の概略を示す。第13図に於いて、V (C5pL
(i))、v (Co(i))及びv、(i)は、i番
目のサンプリングコンデンサ221の電圧、1番目のホ
ールドコンデンサ222の電圧及びi番目の出カバソフ
ァ230の出力電圧をそれぞれ示している。
FIG. 13 schematically shows the waveforms of input and output signals in the source driver 200. In Figure 13, V (C5pL
(i)), v (Co(i)) and v, (i) represent the voltage of the i-th sampling capacitor 221, the voltage of the first hold capacitor 222, and the output voltage of the i-th output buffer sofa 230, respectively. ing.

(発明が解決しようとする課題) 上述したようないわゆるアナログ画像信号サンブリング
方式の駆動回路には、TFT液晶パネル100等の表示
パネルの大容量化、高精細化を進める上で次のようない
くつかの問題があることが明らかになっている。
(Problems to be Solved by the Invention) The drive circuit of the so-called analog image signal sampling method as described above has the following problems in order to increase the capacity and high definition of display panels such as the TFT liquid crystal panel 100. It has become clear that there are some problems.

(1)アナログ画像信号サンプリング方式の駆動回路で
は、サンプリングされる画像信号の振幅v(i、j)の
精度は、第12図のアナログスイッチAsw1(i)の
導通時のオン抵抗ROMとサンプリングコンデンサ22
1の容ficspLとで定まる時定数によって決定され
るので、サンプリングによって画像信号の周波数帯域が
狭められることのないように上記時定数を選択する必要
がある。即ち、入力アナログ画像信号の周波数特性に於
いて信号レベルが3dB低下する周波数をf (−3d
B)HZとすれば、次式の条件が満足されなければなら
ない。
(1) In a drive circuit using an analog image signal sampling method, the accuracy of the amplitude v(i, j) of the sampled image signal is determined by the on-resistance ROM and the sampling capacitor when the analog switch Asw1(i) is turned on in FIG. 22
Since it is determined by a time constant defined by the capacity ficspL of 1, it is necessary to select the above-mentioned time constant so that the frequency band of the image signal is not narrowed by sampling. That is, in the frequency characteristics of the input analog image signal, the frequency at which the signal level decreases by 3 dB is f (-3 d
B) If HZ, then the following condition must be satisfied.

0.35 2.2X RONX C3PL   〉>f(−3dB
)ところで、表示パネル(TPT液晶パネル100)の
大容量化、高精細化に伴って入力画像信号の周波数帯域
は広くなりつつあり、従って高速のサンプリングが要求
され、上式を満たすために低いROM及び小さいC3P
Lが要求される。
0.35 2.2X RONX C3PL 〉>f(-3dB
) By the way, as the display panel (TPT liquid crystal panel 100) becomes larger in capacity and higher in definition, the frequency band of the input image signal is becoming wider, and therefore high-speed sampling is required. and small C3P
L is required.

ところが、OEパルスによってサンプリングコンデンサ
221の電荷がホールドコンデンサ222に配分される
ことにより、容量C)lのホールドコンデンサ222の
電圧は、 <v(i、j) となり、C5(i)<< C5pL(+>のとき、v 
(Cs(i))十v (i、 j)である。従って、サ
ンプリングコンデンサ221からホールドコンデンサ2
22への電荷配分による振幅減衰を極力小さくするため
には、容jlCsρ仁の小容量化には限界がある。また
、オン抵抗ROM並びに容量CSPL及びCsの製造上
のばらつきに起因する入出力直線性の劣化や不揃いを抑
制するためにも、容jlcspLをあまり小さくするこ
とはできない。このようにサンプリングコンデンサ22
1の小容量化には限界があり、入力画像信号の周波数帯
域を大幅に広げることは困難である。
However, as the charge of the sampling capacitor 221 is distributed to the hold capacitor 222 by the OE pulse, the voltage of the hold capacitor 222 with the capacity C)l becomes <v(i, j), and C5(i)<<C5pL( When +>, v
(Cs(i)) 10v (i, j). Therefore, from the sampling capacitor 221 to the hold capacitor 2
In order to minimize amplitude attenuation due to charge distribution to 22, there is a limit to how small the capacitance can be. Furthermore, in order to suppress deterioration and unevenness in input/output linearity due to manufacturing variations in the on-resistance ROM and the capacitances CSPL and Cs, the capacitance jlcspL cannot be made too small. In this way, the sampling capacitor 22
There is a limit to reducing the capacity of 1, and it is difficult to significantly widen the frequency band of the input image signal.

ごのことが表示パネルの大容量化の妨げとなっていた。This has been an impediment to increasing the capacity of display panels.

〈2)アナログ画像信号は、第12図に示すようにパス
ラインを介してソースドライバ200に供給されるが、
表示パネルの大容量化、高精細化に伴って画像信号の周
波数帯域が広くなると共にパスラインの配線容量が太き
(なる。従って画像信号を供給する回路の側で広帯域電
力増幅器が必要とされ、コストアップ等の要因となる。
(2) The analog image signal is supplied to the source driver 200 via a pass line as shown in FIG.
As display panels become larger in capacity and higher in definition, the frequency band of image signals becomes wider and the wiring capacitance of pass lines becomes thicker. Therefore, a wideband power amplifier is required on the side of the circuit that supplies image signals. , which may cause an increase in costs.

(3)RGB信号を用いたカラー画像表示に於けるよう
に複数のアナログ画像信号供給用パスラインが設けられ
る場合には、表示パネルの大容量化、高精細化に伴い、
上述の広帯域電力増幅器に対して、複数の画像信号間に
位相差がなく、しかも振幅特性及び周波数特性にばらつ
きの生じない極めて高い性能及び品買が要求される。
(3) When multiple path lines are provided for supplying analog image signals, such as in color image display using RGB signals, as display panels become larger in capacity and higher in definition,
The above-mentioned wideband power amplifier is required to have extremely high performance and quality, with no phase difference between a plurality of image signals and no variation in amplitude characteristics and frequency characteristics.

(4)マドl)クス型表示装置に於ける駆動回路では、
CRTへの表示の場合とは異なり、クロツタに従ってア
ナログ画像信号をづンプリングし、マトリクス状に配列
された絵素に表示を行うのであるが、画像信号伝達用パ
スラインに於ける遅延を含む駆動回路での遅延が避けら
れないことから、アナログ画像信号に対するサンプリン
グ位置の精度を確保することが非常に困難である。特に
、画像信号と表示絵素のアドレスとの間の関係が明確に
定まっているコンビニータグラフィックスによる画像を
マトリクス型表示装置に表示する場合には、原理的には
コンピュータで作成された画像を完全に表示パネル上に
再現できるはずであるにも拘らず、駆動システム内で生
じる遅延及び周波数特性の劣化に起因する画像の表示位
置のずれ、画像のにじみ等は、従来のアナログ画像信号
サンプリング方式の駆動回路では避けることができない
(4) In the drive circuit in the square type display device,
Unlike displaying on a CRT, analog image signals are compressed according to the clock pattern and displayed on picture elements arranged in a matrix, but a drive circuit that includes delays in image signal transmission path lines is required. It is very difficult to ensure the accuracy of the sampling position for analog image signals because of unavoidable delays. In particular, when displaying an image using combinator graphics, in which the relationship between the image signal and the address of the display pixel is clearly defined, on a matrix display device, in principle, an image created by a computer is used. Although it should be able to be perfectly reproduced on the display panel, the shift in the display position of the image and blurring of the image due to delays and deterioration of frequency characteristics that occur within the drive system cannot be achieved using the conventional analog image signal sampling method. This cannot be avoided in the drive circuit.

上述したようなアナログ画像信号サンプリング方式に於
ける問題を解決することができるデジタル画像信号入力
方式の駆動回路は、特願平1−227944号として特
許出願されている。この特許出願による駆動回路は、表
示ユニットの対向電極に印加される電圧に対する電圧レ
ベルが正の期間と負の期間とが交互に設けられた複数の
互いに異なったレベルの電圧信号を出力する電圧信号供
給回路、及び入力デジタル画像信号に応じて該複数レベ
ルの電圧信号の何れかを選択し、該選択された電圧信号
を表示パネルの信号電極に送出する電圧レベル選択回路
を有するソースドライバ(信号電極駆動回路)とを備え
ている。この駆動回路では、上記電圧信号のレベル数に
応じた階調表示が可能となっている。また、上記電圧信
号供給回路を設けたことにより、信号電極に与えられる
電圧信号の対向電極印加電圧に対する電圧レベルが正と
負とに交互に切り換えられる。従って、表示ユニットと
してマトリクス型液晶表示パネルを用いた場合には、該
液晶表示パネルの液晶層に交流電圧が印加され、該液晶
層の劣化が抑制される。
A patent application has been filed as Japanese Patent Application No. 1-227944 for a drive circuit using a digital image signal input method that can solve the problems in the analog image signal sampling method as described above. The drive circuit according to this patent application outputs a plurality of voltage signals of different levels in which voltage levels are alternately provided with positive periods and negative periods with respect to the voltage applied to the counter electrode of the display unit. A source driver (signal electrode) having a supply circuit and a voltage level selection circuit that selects one of the plurality of voltage signals according to the input digital image signal and sends the selected voltage signal to the signal electrode of the display panel. drive circuit). This drive circuit is capable of displaying gradations according to the number of levels of the voltage signal. Furthermore, by providing the voltage signal supply circuit, the voltage level of the voltage signal applied to the signal electrode relative to the voltage applied to the counter electrode is alternately switched between positive and negative. Therefore, when a matrix type liquid crystal display panel is used as a display unit, an AC voltage is applied to the liquid crystal layer of the liquid crystal display panel, and deterioration of the liquid crystal layer is suppressed.

しかしながら、この駆動回路では、上記電圧信号に上記
圧の期間と負の期間とをもたせる必要があるため、電圧
信号供給回路の構成がやや複雑なものとなっていた。
However, in this drive circuit, the voltage signal needs to have the voltage period and the negative period, so the configuration of the voltage signal supply circuit is somewhat complicated.

本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、上述したアナログ画像信号サ
ンプリング方式の表示システムの欠点を解消することが
でき、しかも表示ユニットの信号電極に供給するべき電
圧信号を発生するための回路の構成を簡単にすることが
できる表示装置の駆動回路を提供することにある。
The present invention was made in view of the current situation, and
The purpose is to eliminate the drawbacks of the analog image signal sampling type display system described above, and to simplify the configuration of the circuit for generating the voltage signal to be supplied to the signal electrodes of the display unit. An object of the present invention is to provide a drive circuit for a display device that can perform the following functions.

(課題を解決するための手段) 本発明の表示装置の駆動回路は、並行する複数の信号電
極と、該信号電極に対向する対向電極とが設けられた表
示ユニ7トを有する表示装置の駆動回路であって、複数
の互いに異なったノベルの電圧信号を出力する電圧信号
供給手段、第1の期間に於いて入力デジタル画像信号を
そのまま出力し、該第1の期間と交互に設けられた第2
の期間に於いて該入力デジタル画像信号を論理的に反転
させて出力する画像信号変換手段と、該画像信号変換手
段から出力される画像信号に応じて該複数レベルの電圧
信号の何れかを選択し、該選択された電圧信号を該信号
電極に送出する選択手段とを有する信号電極駆動手段、
及び該第1の期間と該第2の期間とで該対向電極に異な
るレベルの電圧を印加する対向電極駆動手段を備えてお
り、そのことにより上記目的が達成される。
(Means for Solving the Problems) A drive circuit for a display device according to the present invention drives a display device having a display unit 7 provided with a plurality of parallel signal electrodes and a counter electrode facing the signal electrodes. The circuit comprises voltage signal supply means for outputting a plurality of voltage signals of different voltages, outputting an input digital image signal as it is in a first period, and a voltage signal supplying means for outputting a plurality of voltage signals of different voltages; 2
image signal converting means for logically inverting and outputting the input digital image signal during the period; and selecting one of the plurality of voltage signals according to the image signal output from the image signal converting means. and a selection means for sending the selected voltage signal to the signal electrode;
and a counter electrode driving means for applying voltages of different levels to the counter electrode in the first period and the second period, thereby achieving the above object.

本発明の一実施態様では、前記信号電極駆動手段が、該
画像信号変換手段から出力される画像信号が格納される
画像信号記憶手段を更に備え、前記選択手段が、該画像
信号記憶手段に格納された該画像信号の情報をデコード
するデータデコーダ手段と、該データデコーダ手段の出
力に応じて前記複数レベルの電圧信号の何れかを選択し
、選択された電圧信号を前記信号電極に送出する電圧レ
ベル選択手段とを備えている。
In one embodiment of the present invention, the signal electrode driving means further includes an image signal storage means in which the image signal output from the image signal conversion means is stored, and the selection means stores the image signal in the image signal storage means. data decoder means for decoding information of the image signal, and a voltage for selecting one of the plurality of voltage signals according to the output of the data decoder means and sending the selected voltage signal to the signal electrode. It is equipped with a level selection means.

本発明の他の実施態様では、前記信号電極駆動手段が、
前記入力デジタル画像信号が格納される画像信号記憶手
段を更に備え、前記画像信号変換手段に、該画像信号記
憶手段に格納されている画像信号が入力として与えられ
、前記選択手段が、該画像信号変換手段から出力される
画像信号の情報をデコードするデータデコーダ手段と、
該データデコーダ手段の出力に応じて前記複数レベルの
電圧信号の何れかを選択し、選択された電圧信号を前記
信号電極に送出する電圧レベル選択手段とを備えている
In another embodiment of the present invention, the signal electrode driving means comprises:
The image signal converting means is further provided with an image signal storage means in which the input digital image signal is stored, the image signal stored in the image signal storage means is given as an input to the image signal conversion means, and the selection means is configured to convert the input digital image signal into data decoder means for decoding information of the image signal output from the conversion means;
and voltage level selection means for selecting one of the plurality of voltage signals according to the output of the data decoder means and sending the selected voltage signal to the signal electrode.

(実施例) 本発明を実施例について以下に説明する。(Example) The invention will now be described with reference to examples.

第1図に本発明の一実施例を用いたマトリクス型液晶表
示装置の一例を模式的に示す。この液晶表示装置は表示
ユニットとしてのTFT液晶パネル100を有している
。TFT液晶パネル100は従来のものと同様の構成を
有している。TFT液晶パネル100上に表示を行うた
めの駆動回路1は、ソースドライバ2、ゲートドライバ
300、電圧信号供給回路9、対向電極駆動回路8及び
コントロール回路4を備えている。ゲートドライバ30
0は第11図に示lまた従来のものと実質的に同様の構
成を有している。I!電圧信号供給回路は、複数の互い
に異なったレベルの電圧信号をソースドライバ2に供給
する。ソースドライバ2は、後述する第1の期間に於い
て入力デジタル画像信号をそのまま出力し、この第1の
期間と交互に設けられた第2の期間に於いて入力デジタ
ル画像信号を論理的に反転させて出力する画像信号変換
回路65を有しており、画像信号変換回路65から出力
される画像信号に応じて、電圧信号供給回路9からの複
数レベルの電圧信号の何れかを選択し、選択された電圧
信号をTFT液晶パネル100の信号電極102に送出
するものである。ソースドライバ2は、画像信号変換回
路65に加えて、アップダウンカウンタ及びデコーダ回
路20、デジタルデータメモリ30、データデコーダ回
路40、バッファ回路60、並びに電圧レベル選択回路
50を備えている。対向電極駆動回路8は液晶パネル1
00の対向電極105に印加する電圧v0を発生する。
FIG. 1 schematically shows an example of a matrix type liquid crystal display device using an embodiment of the present invention. This liquid crystal display device has a TFT liquid crystal panel 100 as a display unit. The TFT liquid crystal panel 100 has the same configuration as a conventional one. A drive circuit 1 for displaying on a TFT liquid crystal panel 100 includes a source driver 2, a gate driver 300, a voltage signal supply circuit 9, a counter electrode drive circuit 8, and a control circuit 4. Gate driver 30
0 is shown in FIG. 11 and has a configuration substantially similar to the conventional one. I! The voltage signal supply circuit supplies a plurality of voltage signals of different levels to the source driver 2. The source driver 2 outputs the input digital image signal as it is in a first period described later, and logically inverts the input digital image signal in a second period provided alternately with this first period. According to the image signal output from the image signal conversion circuit 65, one of the plurality of levels of voltage signals from the voltage signal supply circuit 9 is selected. The generated voltage signal is sent to the signal electrode 102 of the TFT liquid crystal panel 100. In addition to the image signal conversion circuit 65, the source driver 2 includes an up/down counter and decoder circuit 20, a digital data memory 30, a data decoder circuit 40, a buffer circuit 60, and a voltage level selection circuit 50. The counter electrode drive circuit 8 is the liquid crystal panel 1
A voltage v0 is generated to be applied to the counter electrode 105 of 00.

コントロール回路4は、クロック信号、後述するFD信
号等の制御信号を駆動回路−1の構成要素に供給する。
The control circuit 4 supplies control signals such as a clock signal and an FD signal to be described later to the components of the drive circuit-1.

第2図にソースドライバ2をより詳細に示す。FIG. 2 shows the source driver 2 in more detail.

策2図に示すソースドライバ2はカラー表示に対応した
ものであり、R信号、G信号及びB信号がそれぞれ3ビ
ツトのデータR,−R2,08〜G2、及び88〜B2
で表現されるRGB信号からなるデジタル画像信号が入
力される。
Solution 2 The source driver 2 shown in Figure 2 is compatible with color display, and the R signal, G signal, and B signal are 3-bit data R, -R2, 08~G2, and 88~B2, respectively.
A digital image signal consisting of RGB signals expressed by is input.

入力されるデジタル画像信号に含まれるR信号(Rs〜
R2)、G信号(G會〜G2)、及びB信号(Be=B
2)は、画像信号変換回路65に入力される。画像信号
変換回路65内の、R信号を処理し、R信号に対応する
r信号を発生する回路を第3図に示す。箪3図の回路は
3個の排他的論理和ゲート(以下ではrXORゲート」
と称する)650.651及び652を備えている。R
信号を構成スる3ビツトのデータ中のビットRe、  
ビットR,及びビットR2はXORゲート650,65
1及び652の一方の入力端子にそれぞれ入力される。
R signal (Rs ~
R2), G signal (G~G2), and B signal (Be=B
2) is input to the image signal conversion circuit 65. FIG. 3 shows a circuit within the image signal conversion circuit 65 that processes the R signal and generates the r signal corresponding to the R signal. The circuit in Figure 3 consists of three exclusive OR gates (hereinafter referred to as rXOR gates).
650, 651 and 652. R
Bit Re in the 3-bit data that constitutes the signal,
Bit R and bit R2 are XOR gates 650, 65
1 and 652, respectively.

ここで、R2が最上位ビット(MSB)であり、R9が
最下位ビット(LSB)である。XORゲート650.
651及び652の他方の入力端子にはコントロール回
路4内の後述するFD信号発生回路から出力されるFD
信号が与えられる。FD信号がLレベルである第1の期
間には、XORゲ−1−650〜652から出力される
r信号(ril〜r2)は、入力画像信号中のR信号(
Ra−Rz)と同一である。他方、FD信号がHレベル
である第2の期間には、r信号(re〜r2)は入力画
像信号(R11−R2)が論理的に反転させられたもの
となる。画像信号変換回路65は、入力デジタル画像信
号中のG信号及びB信号をそれぞれ処理してg信号及び
b信号を出力するために、第3図の回路と同様の回路を
有している。
Here, R2 is the most significant bit (MSB) and R9 is the least significant bit (LSB). XOR gate 650.
The other input terminals of 651 and 652 have an FD output from an FD signal generation circuit, which will be described later, in the control circuit 4.
A signal is given. During the first period when the FD signal is at the L level, the r signals (ril to r2) output from the XOR games 1-650 to 652 are equal to the R signal (ril to r2) in the input image signal.
Ra-Rz). On the other hand, during the second period when the FD signal is at H level, the r signal (re to r2) becomes a logical inversion of the input image signal (R11-R2). The image signal conversion circuit 65 has a circuit similar to the circuit shown in FIG. 3 in order to process the G signal and B signal in the input digital image signal and output the g signal and b signal.

第1表にFD信号がLレベルの場合のR信号(2進表記
及びlO進表記)並びにr信号(10進表記)を示す。
Table 1 shows the R signal (binary notation and lO decimal notation) and the r signal (decimal notation) when the FD signal is at L level.

また、第2表にFD信号がHレベルの場合のR信号(2
進表記及び10進表記)並びにr信号(10道表記)を
示す。
Table 2 also shows the R signal (2
(base notation and decimal notation) and r signal (decimal notation) are shown.

第1表 (以下余白) 第2表 上記FD信号はコントロール回路4(第1図)内のFD
信号発生回路から出力される。第4図にFD信号発生回
路400を示す。FD信号発生回路400は、Tフリッ
プフロップとして機能する2個のDフリップフロ・ノブ
401及び402並びに否定排他的論理和ゲート(以下
ではrXNORゲート」と称する)403を有している
。Dフリップフロップ401のクロック端子には水平同
期信号H5YNCが入力される。又、Dフリップフロッ
プ402のクロック端子には垂直同期信号V 5YNC
が入力される。垂直同期信号VsyNcは又、インバー
タ404を介してDフリップフロップ401のリセット
端子に入力されている。Dフリップフロップ401の出
力は、水平同期信号H5YNCが入力される度に反転し
、Dフリップフロップ402の出力は垂直同期信号V 
$YNCが入力される度に反転する。垂直同期信号v 
5vNcが入力されたときには、Dフリップフロップ4
01はリセットされる。
Table 1 (blank below) Table 2 The above FD signal is the FD in control circuit 4 (Figure 1)
Output from the signal generation circuit. FIG. 4 shows an FD signal generation circuit 400. The FD signal generation circuit 400 has two D flip-flop knobs 401 and 402 that function as T flip-flops, and a negative exclusive OR gate (hereinafter referred to as an "rXNOR gate") 403. A horizontal synchronizing signal H5YNC is input to the clock terminal of the D flip-flop 401. In addition, the clock terminal of the D flip-flop 402 receives a vertical synchronizing signal V5YNC.
is input. The vertical synchronization signal VsyNc is also input to the reset terminal of the D flip-flop 401 via an inverter 404. The output of the D flip-flop 401 is inverted every time the horizontal synchronizing signal H5YNC is input, and the output of the D flip-flop 402 is the vertical synchronizing signal V.
It is inverted every time $YNC is input. Vertical synchronization signal v
When 5vNc is input, D flip-flop 4
01 is reset.

Dフリップフロップ401及び402の出力はXNOR
ゲート403に入力される。Dフリップフロップ401
の出力とDフリップフロップ402の出力とが一致する
場合には、XNORゲート403の出力、即ちFD信号
はHレベルになる。
The outputs of D flip-flops 401 and 402 are XNOR
It is input to gate 403. D flip-flop 401
When the output of XNOR gate 403 and the output of D flip-flop 402 match, the output of XNOR gate 403, that is, the FD signal becomes H level.

他方、Dフリップフロップ401の出力とDフリ、ブフ
ロップ402の出力とが一致しない場合には、FD信号
はLレベルになる。1フレームの間ではDフリップフロ
ップ402の出力は一定であり、Dフリップフロップ4
01の出力は1水平走査期間毎に反転するので、成るフ
レームでは、第1の期間である奇数番目の水平走査期間
にFD信号がLレベルであり、上記第1の期間と交互に
現れる箪2の期間である偶数番目の水平走査期間にFD
i号がHレベルである。上述したフレームの次のフレー
ムでは、Dフリップフロップ402の出力が反転するた
め、このフレームに於ける箪1の期間である偶数番目の
水平走査期間にFD信号がLレベルになり、このフレー
ムでの箪2の期間である奇数番目の水平走査期間にFD
信号がHレベルになる。水平同期信号H5YNC及び垂
直同期信号V $YNCは箪1図に示した同期信号の一
部とじて外部からコントロール回路4内のFD信号発生
回路400に与えられてもよいし、外部からの同期信号
に基づきコントロール回路4内で発生させられてもよい
On the other hand, when the output of the D flip-flop 401 and the output of the D flip-flop 402 do not match, the FD signal becomes L level. The output of the D flip-flop 402 is constant during one frame, and the output of the D flip-flop 402 is constant.
Since the output of 01 is inverted every horizontal scanning period, in the frame consisting of, the FD signal is at L level during the odd horizontal scanning period which is the first period, and the output of the commode 2 which appears alternately with the first period. FD during the even-numbered horizontal scanning period, which is the period of
No. i is at H level. In the frame following the above-mentioned frame, the output of the D flip-flop 402 is inverted, so the FD signal goes to L level during the even-numbered horizontal scanning period, which is the 1st period in this frame. FD in the odd horizontal scanning period which is the period of 2
The signal becomes H level. The horizontal synchronization signal H5YNC and the vertical synchronization signal V $YNC may be given to the FD signal generation circuit 400 in the control circuit 4 from the outside as part of the synchronization signal shown in Figure 1, or may be provided as a synchronization signal from the outside. It may also be generated within the control circuit 4 based on.

再び第2図を参照すると、アップダウンカウンタ及びデ
コーダ回路20は、アップダウンカウンタ21とデコー
ダ22とを有している。アップダウンカウンタ21には
、増加方向のカウント又は減少方向のカウントを指定す
るためのU/D信号並びにアップダウンカウンタ21に
カウント動作をさせるためのクロック信号CKが入力さ
れている。アップダウンカウンタ21の出力はデコーダ
22によってデコードされる。尚、アップダウンカウン
タ及びデコーダ回路20をシフトレジスタで構成するこ
とも可能である。
Referring again to FIG. 2, the up/down counter and decoder circuit 20 includes an up/down counter 21 and a decoder 22. The up/down counter 21 is inputted with a U/D signal for specifying counting in the increasing direction or counting in the decreasing direction, and a clock signal CK for causing the up/down counter 21 to perform a counting operation. The output of the up/down counter 21 is decoded by a decoder 22. Note that it is also possible to configure the up/down counter and decoder circuit 20 with a shift register.

画像信号変換回路65から出力されたデジタル画像信号
であるr信号、g信号及びb信号は、ラッチ31.32
及び33にそれぞれラッチされた後、デコーダ22の出
力に従って、デジタルデータメモリ30を構成するRメ
モリ34、Gメモリ35及びBメモリ36内の適切な記
憶ユニットにそれぞれ順次格納される。1水平走査期間
に亙るデジタル画像信号がデジタルデータメモリ30に
格納された後、ランチストローブ信号LSが入力され、
デジタルデータメモリ30内のデジタル画像信号(r信
号、g信号及びb信号)がデータデコーダ回路40によ
って同時に保持される。データデコーダ回路40の出力
はバッファ回路60を介して電圧レベル選択回路50に
与えられる。電圧レベル選択回路50には、電圧信号供
給回路9から電圧信号Vi〜v7が入力される。
The r signal, g signal, and b signal, which are digital image signals output from the image signal conversion circuit 65, are sent to latches 31 and 32.
and 33, respectively, and are sequentially stored in appropriate storage units in the R memory 34, G memory 35, and B memory 36 that constitute the digital data memory 30, respectively, according to the output of the decoder 22. After the digital image signals for one horizontal scanning period are stored in the digital data memory 30, the launch strobe signal LS is inputted,
The digital image signals (r signal, g signal, and b signal) in digital data memory 30 are simultaneously held by data decoder circuit 40 . The output of data decoder circuit 40 is applied to voltage level selection circuit 50 via buffer circuit 60. Voltage signals Vi to v7 are input to the voltage level selection circuit 50 from the voltage signal supply circuit 9.

第2図のソースドライバ2に設けられたデータデコーダ
回路40、バッファ回路60及び電圧レベル選択回路5
0の内の、3i番目の信号電極102(第1図)に対応
するr信号(r e+(i)〜r 2 (i))を処理
する回路を第5図に示す。第5図には電圧信号供給回路
9の詳細も示されている。データデコーダ回路40には
、Rメモリ34に格納されていたr信号(r w(i)
〜r 2(i))が与えられる3ビツトのラッチ回路4
1、及びデコーダ回路42が設けられている。r信号(
r e(i)〜r z(t))は、ラッチストローブ信
号LSが入力されるとラッチ回路41にラッチされ、デ
コーダ回路42によってデコードされる。デコーダ42
の反転出力端子子〜Tの出力はr信号(r鑓(i)〜r
2(i))の内容に応じてその内の1個がLレベルとな
り、他はHレベルとなる。デコーダ回路42の出力はバ
ッファ回路60 中のバッファ素子61@〜617によ
ってそれぞれ反転される。
A data decoder circuit 40, a buffer circuit 60, and a voltage level selection circuit 5 provided in the source driver 2 shown in FIG.
FIG. 5 shows a circuit for processing the r signal (r e+(i) to r 2 (i)) corresponding to the 3i-th signal electrode 102 (FIG. 1) among the 3i-th signal electrodes 102 (FIG. 1). FIG. 5 also shows details of the voltage signal supply circuit 9. The data decoder circuit 40 receives the r signal (r w(i)
~r2(i)) 3-bit latch circuit 4
1 and a decoder circuit 42 are provided. r signal (
r e (i) to r z (t)) are latched by the latch circuit 41 when the latch strobe signal LS is input, and decoded by the decoder circuit 42 . Decoder 42
The output of the inverted output terminal ~T is the r signal (r(i)~r
Depending on the contents of 2(i)), one of them becomes L level and the others become H level. The output of decoder circuit 42 is inverted by buffer elements 61@-617 in buffer circuit 60, respectively.

電圧レベル選択回路50は、電圧信号供給回路9から電
圧信号Vi〜v7が供給されるライン51e〜51ア、
及びライン51@〜517と出力#A52との間に設け
られたアナログゲートAGI−AG7を有している。ア
ナログゲートAGI−AGTの制御端子には、バッファ
素子61−〜61丁の反転出力がそれぞれ印加されてお
り、この反転出力の電圧レベルがHレベルの時に対応す
るアナログゲートが導通状態となる。デコーダ回路42
の例えば端子子の出力がLレベルであると、バッファ素
子613の出力がHレベルとなり、アナログゲートAG
3が導通し、ライン513上の電圧信号V3がr(i)
信号として31番目の信号電極102に送出される。各
信号電極102に対応するデータデコーダ回路40、バ
ッファ回路60及び電圧レベル選択回路50の各部分が
、並行して上述したように動作する。
The voltage level selection circuit 50 includes lines 51e to 51a to which voltage signals Vi to v7 are supplied from the voltage signal supply circuit 9;
and an analog gate AGI-AG7 provided between the lines 51@~517 and the output #A52. The inverted outputs of the buffer elements 61--61 are applied to the control terminals of the analog gates AGI-AGT, respectively, and when the voltage level of the inverted outputs is at H level, the corresponding analog gate becomes conductive. Decoder circuit 42
For example, when the output of the terminal is at the L level, the output of the buffer element 613 is at the H level, and the analog gate AG
3 conducts and the voltage signal V3 on line 513 becomes r(i)
The signal is sent to the 31st signal electrode 102 as a signal. Each portion of data decoder circuit 40, buffer circuit 60, and voltage level selection circuit 50 corresponding to each signal electrode 102 operates in parallel as described above.

電圧信号供給回路9について説明する。電圧信号供給回
路9は、接地電圧GNDと電源電圧VDD(GND>V
DD)との間を分割する、直列に接続された7個の抵抗
R,%R,を有している。抵抗R8〜R6の接続点から
互いに電圧レベルの異なる6レベルの電圧信号■1〜v
6が取り出され、また、接地電圧GND及び電源電圧V
OOは電圧信号vII及びV7としてそれぞれ取り出さ
れる。従って、合計8レベルの電圧信号V・〜v丁が得
られる。系5図から分かるように、電圧信号供給回路9
は非常に簡単な構成を有しているため、低コストでアリ
、集積回路上でのその占有面積も小さくて済む。
The voltage signal supply circuit 9 will be explained. The voltage signal supply circuit 9 has a ground voltage GND and a power supply voltage VDD (GND>V
It has seven resistors R, %R, connected in series, which divide between the DD and DD. Six levels of voltage signals with different voltage levels from the connection point of resistors R8 to R6 ■1 to v
6 is taken out, and the ground voltage GND and power supply voltage V
OO is taken out as voltage signals vII and V7, respectively. Therefore, a total of eight levels of voltage signals V·-v can be obtained. As can be seen from the system 5 diagram, the voltage signal supply circuit 9
Since it has a very simple configuration, it is low cost and occupies a small area on an integrated circuit.

箪5図の回路に於ける、入力デジタル画像信号であるR
信号の値と、端子52に出力される電圧信号との関係は
、容易に理解されるように、下記の第3表の通りである
。第3表には、R信号、r信号がR信号の論理的反転に
よって得られている場合の電圧信号、及びr信号がR信
号と同一である(即ち論理的反転が行われていない)場
合の電圧信号が示されている。
The input digital image signal R in the circuit shown in Figure 5
The relationship between the signal value and the voltage signal output to the terminal 52 is as shown in Table 3 below, so that it can be easily understood. Table 3 shows the R signal, the voltage signal when the r signal is obtained by logical inversion of the R signal, and the voltage signal when the r signal is the same as the R signal (i.e., no logical inversion is performed). voltage signal is shown.

(以下余白) 第3表 R信号(10進) 反転時の  非反転時の 電圧信号  電圧信号 Vv        vθ V6        VH V5        V2 V a        V 3 V3        V4 V2        Vs ’%J        Va vlI       v7 次に、第6図を参照して対向電極駆動回路8について説
明する。対向電極駆動回路8は、互いに異なるレベルの
電圧VL及びVHがそれぞれ入力されるアナログゲート
81及び82を有している。
(Leaving space below) Table 3 R signal (decimal) Voltage signal when inverted Voltage signal when not inverted Voltage signal Vv vθ V6 VH V5 V2 V a V 3 V3 V4 V2 Vs '%J Va vlI v7 Next, Fig. 6 The counter electrode drive circuit 8 will be explained with reference to FIG. The counter electrode drive circuit 8 has analog gates 81 and 82 to which voltages VL and VH of different levels are respectively input.

アナログゲート81の制御端子にはFD信号が与えられ
ており、他方、アナログゲート82の制御端子にはFD
信号をインバータ83で反転させた信号が与えられてい
る。アナログゲート81及び82はその制御端子入力が
Hレベルの場合に導通状態になる。従って、FD信号が
Lレベルである第1の期間にはアナログゲート82が導
通し、電圧V+が電圧V0として対向電極105(第1
図)に印加される。他方、FD信号がHレベルである第
2の期間にはアナログゲート81が導通し、電圧VLが
対向電極105に印加される。FD信号のレベルは前述
したようにH5YNCの入力の度に、即ち水平走査期間
毎に切り換えられるので、対向電極105は、対向電極
駆動回路8によって交流駆動される。
The control terminal of the analog gate 81 is given the FD signal, while the control terminal of the analog gate 82 is given the FD signal.
A signal obtained by inverting the signal by an inverter 83 is provided. Analog gates 81 and 82 become conductive when their control terminal inputs are at H level. Therefore, during the first period when the FD signal is at the L level, the analog gate 82 is conductive, and the voltage V+ is changed to the voltage V0 on the counter electrode 105 (the first
Figure) is applied. On the other hand, during the second period when the FD signal is at H level, the analog gate 81 is conductive and the voltage VL is applied to the counter electrode 105. As described above, the level of the FD signal is switched every time H5YNC is input, that is, every horizontal scanning period, so the counter electrode 105 is AC driven by the counter electrode drive circuit 8.

本実施例では、電圧vLの電圧レベルは、前述の電源電
圧VDDよりも低い範囲で適切に設定される。
In this embodiment, the voltage level of voltage vL is appropriately set in a range lower than the above-mentioned power supply voltage VDD.

これは、FD信号がLレベルである第1の期間にデジタ
ルデータメモリ30に格納された、入力画像信号と同一
のデジタル画像信号が、次の第2の期間に於いて先に説
明した電圧レベル選択回路50で電圧信号■θ〜VTを
選択するために用いられる場合に、電圧信号V@〜VT
が対向電極105の電圧v0よりも高くなるようにする
ための設定である。他方、電圧VHの電圧レベルは、前
述の接地電圧GNDよりも高い範囲で適切に設定される
。これはFD信号がHレベルである第2の期間にデジタ
ルデータメモリ30に格納された、入力画像信号の論理
的反転によって得られたデジタル画像信号が、次の第1
の期間に於いて電圧信号Ve〜v7の選択に用いられる
場合に、電圧信号■8〜■7が対向電極105の電圧v
0よりも低くなるようにするための設定である。電圧V
L及びVWは、電圧信号■3の電圧レベルとv4の電圧
レベルとの中間の電圧に対して実質的に対称であれば、
本実施例とは異なるように設定されてもよい。また、入
力画像信号の値と目的とする階調のレベルとの関係は任
意に定めることができるから、本実施例とは逆にアナロ
グゲート81に電圧VHを、アナログゲート82に電圧
vLを入力してもよい。
This means that the digital image signal, which is the same as the input image signal stored in the digital data memory 30 during the first period when the FD signal is at the L level, will rise to the above-described voltage level during the next second period. When the selection circuit 50 is used to select the voltage signal ■θ~VT, the voltage signal V@~VT
This setting is made so that the voltage v0 of the counter electrode 105 is higher than the voltage v0 of the counter electrode 105. On the other hand, the voltage level of voltage VH is appropriately set in a range higher than the aforementioned ground voltage GND. This means that the digital image signal obtained by logically inverting the input image signal stored in the digital data memory 30 during the second period when the FD signal is at H level is
When used to select the voltage signals Ve to v7 during the period of
This is a setting to make it lower than 0. Voltage V
If L and VW are substantially symmetrical with respect to a voltage intermediate between the voltage level of voltage signal ■3 and the voltage level of v4,
It may be set differently from this embodiment. Furthermore, since the relationship between the value of the input image signal and the desired gradation level can be determined arbitrarily, the voltage VH is input to the analog gate 81 and the voltage VL is input to the analog gate 82, contrary to the present embodiment. You may.

以上で説明した対向電極駆動回路80機能により、信号
電極102と対日電極105との間の電圧の正負が水平
走査期間毎に切り替わり、そのことによってTFT液晶
パネル100の液晶層に交流電圧が印加され、液晶層の
劣化が抑制される。
Due to the function of the counter electrode drive circuit 80 described above, the polarity of the voltage between the signal electrode 102 and the solar electrode 105 is switched every horizontal scanning period, and as a result, an AC voltage is applied to the liquid crystal layer of the TFT liquid crystal panel 100. , deterioration of the liquid crystal layer is suppressed.

第7図に本実施例に於ける表示駆動タイミングの概略を
示す。第7図に於いて、h番目のフレームでは、j番目
の水平走査線のための画像信号が入力される水平走査期
間(第7図では「jデータ」で示している)は、FD信
号がHレベルである第2の期間であり、このとき入力デ
ジタル画像信号は論理的に反転させられる。この第2の
期間に入力画像信号の論理的反転によって得られたデジ
タル画像信号は、次の水平走査期間(第7図では「j駆
動」で示している)に於いて、信号電極102を駆動す
るための電圧信号の選択に用いられる。
FIG. 7 shows an outline of display drive timing in this embodiment. In FIG. 7, in the h-th frame, during the horizontal scanning period (indicated by "j data" in FIG. 7) in which the image signal for the j-th horizontal scanning line is input, the FD signal is This is the second period at H level, during which the input digital image signal is logically inverted. The digital image signal obtained by logically inverting the input image signal during this second period drives the signal electrode 102 in the next horizontal scanning period (indicated by "j drive" in FIG. 7). It is used to select the voltage signal for

この「j駆動」のための水平走査期間はFD信号はLレ
ベルの第1の期間であり、対向電極105の印加電圧は
VHである。このように、画像信号は、それが入力され
た水平走査期間の次の水平走査期間に於いて駆動のため
に用いられる。
The horizontal scanning period for this "j drive" is a first period in which the FD signal is at L level, and the voltage applied to the counter electrode 105 is VH. In this way, the image signal is used for driving in the horizontal scanning period following the horizontal scanning period in which it is input.

h番目のフレームの、J+1番目の水平走査線のための
画像信号が入力される水平走査期間(第9図ではr(j
+1)データ」で示している、また、この水平走査期間
は上記「」駆動」のための水平走査期間と同一である)
は、FD信号がLレベルである第1の期間であり、この
期間に於いては入力画像信号は論理的に反転させられな
い。この第1の期間に得られた変換デジタル画像信号を
用いて、次の水平走査期間(第2の期間)に於いて駆動
が行われる。
The horizontal scanning period (in FIG. 9, r(j
+1) data", and this horizontal scanning period is the same as the horizontal scanning period for "driving" above)
is the first period in which the FD signal is at L level, and the input image signal is not logically inverted during this period. Driving is performed in the next horizontal scanning period (second period) using the converted digital image signal obtained in this first period.

第7図に於いて、例えば31番目の信号電極102には
1水平走査期間毎に電圧信号V7と電圧信号v8とが交
互に与えられる。第7図に示すように対向電極105が
交流駆動され、即ち対向電極105に電圧vLと電圧V
Hとが交互に印加されるため、対向電極105の電圧に
対する3i番目の信号電極102の電圧には、正の期間
(i[圧V7−VL)と負の期間(電圧Vll  V)
l)とが交互に現れる。
In FIG. 7, for example, a voltage signal V7 and a voltage signal v8 are applied alternately to the 31st signal electrode 102 every horizontal scanning period. As shown in FIG. 7, the counter electrode 105 is driven with alternating current, that is, the voltage vL and the voltage V are applied to the counter electrode 105.
H are applied alternately, the voltage of the 3i-th signal electrode 102 with respect to the voltage of the counter electrode 105 has a positive period (i[voltage V7-VL) and a negative period (voltage Vll V).
l) appear alternately.

尚、先に説明したように、h+1番目のフレームでは、
各水平走査期間に於けるFD信号のレベルがh番目のフ
レームとは逆になっている。
As explained earlier, in the h+1th frame,
The level of the FD signal in each horizontal scanning period is opposite to that in the h-th frame.

本発明の第2の実施例について説明する。本実施例は、
そのソースドライバを除いては第1の実施例と同様の構
成を有している。本実施例のソースドライバ12を第8
図に示す。
A second embodiment of the present invention will be described. In this example,
It has the same configuration as the first embodiment except for the source driver. The source driver 12 of this embodiment is
As shown in the figure.

第8図のソースドライバ12が第2図のソースドライバ
2と異なるところは、デジタルデータメモリ30に直接
接続された画像信号変換回路66が設けられていること
である。画像信号変換回路66中のR信号(Ra=R2
)を処理して変換デジタル画像信号であるr信号を得る
ための回路を第9図に示す。第9図の回路は、3個のD
フリップフロップ660〜662を備えている。R信号
中のビットRa 、ビットR1及びビットR2は、Dフ
リップフロップ660.661及び662のD入力端子
にそれぞれ入力される。
The source driver 12 in FIG. 8 differs from the source driver 2 in FIG. 2 in that an image signal conversion circuit 66 directly connected to the digital data memory 30 is provided. R signal in the image signal conversion circuit 66 (Ra=R2
) to obtain the r signal, which is a converted digital image signal, is shown in FIG. The circuit in Figure 9 consists of three D
It is equipped with flip-flops 660-662. Bit Ra, bit R1 and bit R2 in the R signal are input to the D input terminals of D flip-flops 660, 661 and 662, respectively.

Dフリップフロップ660〜662は、クロック信号C
Kに従って、入力されたR信号を保持する。Dフリップ
フロップ660のQ出力及び可出力は、選択回路663
のANDゲート667及び668の一方の入力端子に与
えられる。ANDゲト668の他方の入力端子にはFD
信号が入力され、ANDゲート667の他方の入力端子
にはFD信・号がインバータ666によって反転させら
れた信号が入力される。従って、FD信号がHレベルの
場合には、Dフリップフロップ660のす出力、即ちR
IIを論理的に反転したものがANDゲ〜トロ68及び
ORゲート669を介して変換後の信号rIIとして出
力される。他方、FD信号がLレベルの場合には、Dフ
ッツブフロップ660のQ出力がANDゲート667及
びORゲート669を介して信号rsとして出力される
。Dフリップフロップ661及び662の出力は選択回
路663と同様の構成を有する選択回路664及び66
5によってそれぞれ処理される。
D flip-flops 660 to 662 receive clock signal C
The input R signal is held according to K. The Q output and possible output of the D flip-flop 660 are determined by the selection circuit 663.
is applied to one input terminal of AND gates 667 and 668. The other input terminal of AND gate 668 has an FD.
A signal is input, and a signal obtained by inverting the FD signal by an inverter 666 is input to the other input terminal of the AND gate 667. Therefore, when the FD signal is at H level, the output of the D flip-flop 660, that is, R
A logically inverted version of II is output via an AND gate 68 and an OR gate 669 as a converted signal rII. On the other hand, when the FD signal is at L level, the Q output of the D foot flop 660 is outputted as a signal rs via an AND gate 667 and an OR gate 669. The outputs of the D flip-flops 661 and 662 are connected to selection circuits 664 and 66 having the same configuration as the selection circuit 663.
5, respectively.

第9図及び以上の説明から分かるように、画像信号変換
回路66はデータを保持する機能を有するDフリップフ
ロップ660〜662を備えているため、本実施例のソ
ースドライバ(第8図)は第2図のソースドライバのラ
ッチ31〜33を必要としない。尚、画像信号変換回路
66は、G信号及びB信号を変換するための、第9図の
回路と同様の回路を有している。
As can be seen from FIG. 9 and the above explanation, the image signal conversion circuit 66 is equipped with D flip-flops 660 to 662 that have the function of holding data, so the source driver (FIG. 8) of this embodiment is The latches 31 to 33 of the source driver shown in FIG. 2 are not required. Note that the image signal conversion circuit 66 has a circuit similar to the circuit shown in FIG. 9 for converting the G signal and the B signal.

本実施例の表示タイミングは、第1の実施例のそれと同
様である。
The display timing of this embodiment is the same as that of the first embodiment.

本発明の第3の実施例について説明する。本実施例は、
そのソースドライバの構成が第1の実施例のソースドラ
イバ2のそれと異なることを除いては、第1の実施例と
ほぼ同様である。本実施例のソースドライバ14を第1
0図に示す。
A third embodiment of the present invention will be described. In this example,
The configuration of the source driver is substantially the same as that of the first embodiment except that the configuration of the source driver 2 is different from that of the source driver 2 of the first embodiment. The source driver 14 of this embodiment is
Shown in Figure 0.

第10図のソースドライバ14では、画像信号変換回路
67が、デジタル画像信号の入力段ではなく、デジタル
データメモリ30の出力側に設けられている。画像信号
変換回路67は、第3図の回路と同様の回路を全ての信
号電極102に対応して備えている。従って、本実施例
では、東1の実施例の駆動回路lと比較すれば、デジタ
ル画像信号の論理的反転のための回路である画像信号変
換回路67の規模が大きくなる。
In the source driver 14 shown in FIG. 10, the image signal conversion circuit 67 is provided not at the input stage of the digital image signal but at the output side of the digital data memory 30. The image signal conversion circuit 67 includes circuits similar to the circuit shown in FIG. 3 corresponding to all the signal electrodes 102. Therefore, in this embodiment, the scale of the image signal conversion circuit 67, which is a circuit for logically inverting a digital image signal, is larger than the drive circuit 1 of the first embodiment.

本実施例の表示タイミングは、箪1の実施例のそれ(第
7図)とほぼ同様であるが、第7図ではFD信号と対向
電極印加電圧V。とが逆相であるのに対し、本実施例で
は、画像信号の変換と信号電極駆動とのタイミングが一
致するので、FD信号と対向電極印加電圧v0とは基本
的に同相となる。
The display timing of this embodiment is almost the same as that of the embodiment of the cabinet 1 (FIG. 7), but in FIG. 7, the FD signal and the voltage V applied to the counter electrode. On the other hand, in this embodiment, the timing of image signal conversion and signal electrode driving coincide, so that the FD signal and the voltage applied to the counter electrode v0 are basically in phase.

(発明の効果) 本発明によれば、従来のアナログ画像信号サンプリング
方式の駆動回路の様々な課題を解決することができ、し
かも表示ユニットの信号電極に送出するための電圧信号
を供給する回路の構成を大幅に簡単にすることができる
表示装置の駆動回路が提供される。
(Effects of the Invention) According to the present invention, various problems of conventional analog image signal sampling type drive circuits can be solved, and in addition, a circuit for supplying voltage signals to be sent to signal electrodes of a display unit can be solved. A driving circuit for a display device is provided that can be significantly simplified in construction.

本発明の駆動回路では、デジタル化された画像信号が記
憶され、転送される。従って、アナログ画像信号サンプ
リング方式の駆動回路で問題となっていたサンプリング
時定数に起因する画像信号の周波数特性の劣化を回避す
ることができる。また、サンプリングコンデンサとホー
ルドコンデンサとの間での電荷配分による振幅減衰も生
じない。
In the drive circuit of the present invention, digitized image signals are stored and transferred. Therefore, it is possible to avoid deterioration of the frequency characteristics of the image signal due to the sampling time constant, which has been a problem in drive circuits using the analog image signal sampling method. Further, amplitude attenuation due to charge distribution between the sampling capacitor and the hold capacitor does not occur.

更に、駆動回路の構成要素の回路定数のばらつきによる
遅延時間等のばらつきも生じない。
Furthermore, variations in delay time and the like due to variations in circuit constants of the components of the drive circuit do not occur.

本発明の駆動回路に於ける処理はデジタル信号に対して
行われる。このため、回路内の各部の動作を確実に同期
させることができる。従って、回路内で生じる遅延等に
よる画像の表示位置のずれ、画像のにじみ等を抑制する
ことが可能となり、画像の表示精度及び表示品位が大幅
に向上する。このことは、特に、高精細画像の忠実な表
示に大きな効果を発揮し、コンピュータグラフィックス
の表示も正確に行われる。
Processing in the drive circuit of the present invention is performed on digital signals. Therefore, the operations of each part within the circuit can be reliably synchronized. Therefore, it becomes possible to suppress the shift in the display position of the image, the blurring of the image, etc. due to delays occurring in the circuit, and the display accuracy and display quality of the image are significantly improved. This is particularly effective in faithfully displaying high-definition images, and also in accurately displaying computer graphics.

本発明の駆動回路は、表示パネルの大容量化には、基本
的に、入力デジタル画像信号を記憶する記憶回路を構成
する論理回路の高速化によって対処することができる。
The drive circuit of the present invention can basically cope with the increase in the capacity of the display panel by increasing the speed of the logic circuit that constitutes the storage circuit that stores the input digital image signal.

論理回路の高速化は今後も見込めるところであり、本発
明の駆動回路は表示装置の大容量化、高精細化に容易に
対処できると考えられる。
It is expected that the speed of logic circuits will continue to increase in the future, and it is believed that the drive circuit of the present invention can easily cope with the increase in capacity and high definition of display devices.

4、     の    なき 1 第1図は本発明の第1の実施例を用いたマトリクス型液
晶表示装置の概略ブロック図、第2図はその実施例のソ
ースドライバのブロック図、箪3図はそのソースドライ
バの画像信号変換回路の要部の回路図、第4rXJはそ
の実施例のFD信号発生回路の回路図、第5図はその実
施例のデータデコーダ回路、バ・ソファ回路、電圧レベ
ル選択回路及び電圧信号供給回路の要部を示す図、箪6
図はその実施例の対向電極駆動回路の回路図、箪7図は
その実施例の動作を示すタイミングチャート、第8図は
本発明の第2の実施例のソースドライバのブロック図、
第9図は第8図のソースドライバの画像信号変換回路の
要部の回路図、第1O図は本発明の第3の実施例のソー
スドライバのブロック図、第11図は従来の駆動回路を
用いたマトリクス型液晶表示装置の概略ブロック図、第
12図は第11図の表示装置のソースドライバの回路図
、箪13図は東12図のソースドライバの動作を示すタ
イミングチャートである。
4. Without 1 Fig. 1 is a schematic block diagram of a matrix type liquid crystal display device using the first embodiment of the present invention, Fig. 2 is a block diagram of a source driver of that embodiment, and Fig. 3 shows its source. A circuit diagram of the main part of the image signal conversion circuit of the driver, No. 4rXJ is a circuit diagram of the FD signal generation circuit of the embodiment, and FIG. 5 is a circuit diagram of the data decoder circuit, bath sofa circuit, voltage level selection circuit, and Diagram showing the main parts of the voltage signal supply circuit, 6
The figure is a circuit diagram of the counter electrode drive circuit of the embodiment, FIG. 7 is a timing chart showing the operation of the embodiment, and FIG. 8 is a block diagram of the source driver of the second embodiment of the present invention.
FIG. 9 is a circuit diagram of the main part of the image signal conversion circuit of the source driver in FIG. 8, FIG. 1O is a block diagram of the source driver according to the third embodiment of the present invention, and FIG. FIG. 12 is a schematic block diagram of the matrix type liquid crystal display device used, FIG. 12 is a circuit diagram of the source driver of the display device of FIG. 11, and FIG. 13 is a timing chart showing the operation of the source driver of FIG.

l・・・駆動回路、2・・・ソースドライバ、20・・
・アップダウンカウンタ及びデコーダ回路、21・・・
アップダウンカウンタ、22・・・デコーダ、30・・
・デジタルデータメモリ、31〜33・・・ラッチ、3
4・・・Rメモ1ハ 35−Gメモリ、36・・・Bメ
モリ、40・・・データデコーダ回路、41・・・う・
ソチ回路、42・・・デコーダ、50・・・電圧レベル
選択回路、60・・・バッファ回路、61a〜617・
・・バッファ素子、65.66.67・・・画像信号変
換回路、9・・・電圧信号供給回路、8・・・対日電極
駆動回路、100・・・TFT液晶パネル、101・・
・走査電極、102・・・信号電極、103・・・絵素
電極、104・・・T F T。
l...Drive circuit, 2...Source driver, 20...
・Up/down counter and decoder circuit, 21...
Up/down counter, 22... Decoder, 30...
・Digital data memory, 31 to 33...Latch, 3
4...R memo 1c 35-G memory, 36...B memory, 40...data decoder circuit, 41...U...
Sochi circuit, 42... Decoder, 50... Voltage level selection circuit, 60... Buffer circuit, 61a-617.
... Buffer element, 65.66.67... Image signal conversion circuit, 9... Voltage signal supply circuit, 8... Sun electrode drive circuit, 100... TFT liquid crystal panel, 101...
- Scanning electrode, 102... Signal electrode, 103... Picture element electrode, 104... T F T.

105・・・対向電極、300・・・ゲートドライバ、
AGa=AG7・・・アナログゲート、FD・・・FD
信号。
105... Counter electrode, 300... Gate driver,
AGa=AG7...analog gate, FD...FD
signal.

以上that's all

Claims (1)

【特許請求の範囲】 1、並行する複数の信号電極と、該信号電極に対向する
対向電極とが設けられた表示ユニットを有する表示装置
の駆動回路であって、 複数の互いに異なったレベルの電圧信号を出力する電圧
信号供給手段、 第1の期間に於いて入力デジタル画像信号をそのまま出
力し、該第1の期間と交互に設けられた第2の期間に於
いて該入力デジタル画像信号を論理的に反転させて出力
する画像信号変換手段と、該画像信号変換手段から出力
される画像信号に応じて該複数レベルの電圧信号の何れ
かを選択し、該選択された電圧信号を該信号電極に送出
する選択手段とを有する信号電極駆動手段、及び 該第1の期間と該第2の期間とで該対向電極に異なるレ
ベルの電圧を印加する対向電極駆動手段を備えている表
示装置の駆動回路。 2、前記信号電極駆動手段が、該画像信号変換手段から
出力される画像信号が格納される画像信号記憶手段を更
に備え、 前記選択手段が、該画像信号記憶手段に格納された該画
像信号の情報をデコードするデータデコーダ手段と、該
データデコーダ手段の出力に応じて前記複数レベルの電
圧信号の何れかを選択し、選択された電圧信号を前記信
号電極に送出する電圧レベル選択手段とを備えている 請求項1に記載の表示装置の駆動回路。 3、前記信号電極駆動手段が、前記入力デジタル画像信
号が格納される画像信号記憶手段を更に備え、 前記画像信号変換手段に、該画像信号記憶手段に格納さ
れている画像信号が入力として与えられ、前記選択手段
が、該画像信号変換手段から出力される画像信号の情報
をデコードするデータデコーダ手段と、該データデコー
ダ手段の出力に応じて前記複数レベルの電圧信号の何れ
かを選択し、選択された電圧信号を前記信号電極に送出
する電圧レベル選択手段とを備えている 請求項1に記載の表示装置の駆動回路。
[Claims] 1. A drive circuit for a display device having a display unit provided with a plurality of parallel signal electrodes and a counter electrode facing the signal electrodes, the drive circuit comprising a plurality of voltages at different levels. A voltage signal supply means for outputting a signal, which outputs the input digital image signal as it is in a first period, and converts the input digital image signal into a logic signal in a second period provided alternately with the first period. an image signal converting means for inverting and outputting the image signal; and selecting one of the plurality of voltage signals according to the image signal output from the image signal converting means, and applying the selected voltage signal to the signal electrode. Driving a display device comprising: a signal electrode driving means having a signal electrode driving means having a selection means for sending out a voltage to the opposite electrode in the first period and the second period; circuit. 2. The signal electrode driving means further includes an image signal storage means in which the image signal output from the image signal conversion means is stored, and the selection means selects one of the image signals stored in the image signal storage means. A data decoder means for decoding information, and a voltage level selection means for selecting one of the plurality of voltage signals according to the output of the data decoder means and sending the selected voltage signal to the signal electrode. A drive circuit for a display device according to claim 1. 3. The signal electrode driving means further comprises an image signal storage means in which the input digital image signal is stored, and the image signal stored in the image signal storage means is given as an input to the image signal conversion means. , the selection means includes data decoder means for decoding information of the image signal output from the image signal conversion means, and selects one of the voltage signals of the plurality of levels according to the output of the data decoder means; 2. The drive circuit for a display device according to claim 1, further comprising voltage level selection means for sending a voltage signal determined by the voltage level to the signal electrode.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384496A (en) * 1992-07-09 1995-01-24 Sharp Kabushiki Kaisha Sample and hold circuit
KR100700843B1 (en) * 2004-12-24 2007-03-27 삼성에스디아이 주식회사 Voltage Controller and Driving Method of Light Emitting Display Using The Same
JP2008292747A (en) * 2007-05-24 2008-12-04 Canon Inc Display device and image forming apparatus

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