JPH04155466A - Multiprocessor system - Google Patents
Multiprocessor systemInfo
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- JPH04155466A JPH04155466A JP2279247A JP27924790A JPH04155466A JP H04155466 A JPH04155466 A JP H04155466A JP 2279247 A JP2279247 A JP 2279247A JP 27924790 A JP27924790 A JP 27924790A JP H04155466 A JPH04155466 A JP H04155466A
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- input
- adapter
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- 230000005540 biological transmission Effects 0.000 claims abstract description 57
- 230000005856 abnormality Effects 0.000 abstract description 15
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- 230000002457 bidirectional effect Effects 0.000 description 1
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- Multi Processors (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
複数のプロセッサが１つの入出力アダプタを介して各種
の入出力装置を制御するようにしたマルチプロセッサシ
ステムに関し、
伝送路に異常が生しる頻度を低下させることによって信
顛性を向上させるとともに、この伝送路のビジー率を低
下させて実質的な処理速度を高めたマルチプロセッサシ
ステムを得ることを目的とし、
複数のプロセッサがアダプタを介して各種の入出力装置
を共有するようにしたマルチプロセッサシステムにおい
て、上記プロセッサと上記アダプタ間の伝送路として少
なくとも３本のバス型伝送路を設けるとともに、アダプ
タにこれらの伝送路にそれぞれ対応する入出力ポートを
設け、それぞれのプロセッサおよびアダプタはこれら伝
送路のいずれによっても送受信可能なように構成した。[Detailed Description of the Invention] [Summary] This invention relates to a multiprocessor system in which multiple processors control various input/output devices via one input/output adapter, and reduces the frequency of abnormalities occurring in the transmission path. The purpose of this system is to improve reliability by increasing reliability and to reduce the busy rate of this transmission path to obtain a multiprocessor system that substantially increases processing speed. In a multiprocessor system in which an output device is shared, at least three bus-type transmission lines are provided as transmission lines between the processor and the adapter, and the adapter is provided with input/output ports corresponding to each of these transmission lines. , each processor and adapter were configured to be able to transmit and receive data via any of these transmission lines.
複数のプロセッサが１つの入出力アダプタを介して各種
の入出力装置を制御するようにしたマルチプロセッサシ
ステムに関する。The present invention relates to a multiprocessor system in which a plurality of processors control various input/output devices via one input/output adapter.
プロセッサの処理速度が向上するにつれて複数のプロセ
ッサに並列処理を行なわせるとともに、一般に処理速度
が遅い入出力装置をこれら複数のプロセッサで共有する
ようにしたマルチプロセッサシステムが実用されている
。2. Description of the Related Art As the processing speed of processors has improved, multiprocessor systems have been put into practice in which multiple processors perform parallel processing and input/output devices, which generally have slow processing speeds, are shared by these multiple processors.
このようなマルチプロセッサシステムの従来の１つの形
態として、第３図に例示したように、複数のプロセッサ
Ｐ Ｉｔ Ｐ ｚ、’−−−−−−−Ｐ ｎにバス型伝
送路りを介して接続されたアダプタＡを設け、このアダ
プタＡに各種の入出力装置Ｔ ＋ 、 Ｔ ｚ、 −−
−−−−Ｔ ｍを接続し、これよってこれら各種の入出
力装置Ｔ１゜Ｔｍ、 −−−−ＴｍをこのアダプタＡを
介して複数のプロセッサＰ ＋、 Ｐ ｚ、 −−−−
−−Ｐ ｎで共有するように構成することが行なわれて
いる。As one conventional form of such a multiprocessor system, as illustrated in FIG. A connected adapter A is provided, and various input/output devices T + , T z, -- are provided to this adapter A.
-----Tm is connected to the various input/output devices T1゜Tm, -----Tm via this adapter A to a plurality of processors P+, Pz, -----
--Pn is configured to share the information.
しかしながら、プロセッサの処理速度がさらに向上する
にしたがって、プロセッサからの入出力命令の増大に対
処し、また、プロセッサからの入出力命令に対する入出
力装置の応答時間の短縮を図ることの要求が増大し、こ
れによってプロセッサとアダプタ間の上記伝送路りなど
の伝送経路におけるビジー率を低下させることの要求が
増加している。However, as the processing speed of processors continues to improve, there is an increasing need to cope with the increase in input/output instructions from the processor and to shorten the response time of input/output devices to input/output instructions from the processor. As a result, there is an increasing demand for reducing the busy rate in transmission paths such as the above-mentioned transmission path between a processor and an adapter.
したがって、本発明は、伝送路に異常が生じる頻度を低
下させることによって信頼性を向上させるとともに、こ
の伝送路のビジー率を低下させて実質的な処理速度を高
めたマルチプロセッサシステムを得ることを目的とする
。Therefore, the present invention aims to improve reliability by reducing the frequency at which abnormalities occur in the transmission path, and to obtain a multiprocessor system that improves substantial processing speed by reducing the busy rate of this transmission path. purpose.
複数のプロセッサがアダプタを介して各種の入出力装置
を共有するようにしたマルチプロセッサシステムにおい
て、上記プロセッサと上記アダプタ間の伝送路として少
なくとも３本のバス型伝送路を設けるとともに、アダプ
タにこれらの伝送路にそれぞれ対応する入出力ポートを
設け、それぞれのプロセッサおよびアダプタはこれら伝
送路のいずれによっても送受信可能なように構成した。In a multiprocessor system in which multiple processors share various input/output devices via adapters, at least three bus-type transmission paths are provided as transmission paths between the processors and the adapters, and the adapters Input/output ports corresponding to each transmission path were provided, and each processor and adapter was configured to be able to transmit and receive data through any of these transmission paths.
各プロセッサとアダプタ間には少なくとも３つ以上の伝
送路を構成することができ、この伝送路の使用割当は、
アダプタ内の制御回路が各伝送路およびこのアダプタの
入力ポートの状態を常時監視し、その状態に応して例え
ば次のようにその割当を決定することができる。At least three or more transmission paths can be configured between each processor and the adapter, and the usage allocation of these transmission paths is as follows:
A control circuit within the adapter constantly monitors the status of each transmission line and the input port of this adapter, and can determine the allocation according to the status, for example, as follows.
第１図の原理図に示したように、その出力側に各種の入
出力装置Ｔ 、 、 Ｔ 、、 −−−−−Ｔ ｍが接
続されているアダプタＡと複数のプロセッサＰ Ｉｔ
Ｐ ｚ、−・・−・Ｐｎとの間で情報を送受信するため
に、各プロセッサの入出力端子とアダプタＡの入出カポ
−）ｉｔ。As shown in the principle diagram of FIG. 1, an adapter A and a plurality of processors PIt are connected to various input/output devices T, , T, , ----Tm on the output side.
The input/output terminals of each processor and the input/output capo of adapter A are used to transmit and receive information between Pz,...Pn).
ｉｔ、ｉ、との間に３つのバス型伝送路Ｌ １． Ｌ
ｚ、 Ｌ ３を設けた場合を例に採って説明する。Three bus-type transmission lines L1 between it and i. L
An example in which z and L 3 are provided will be explained.
プロセッサＰ、、Ｐ、、−・−−−−Ｐｎからアダプタ
Ａへの情報伝送量が多いことから、上記３つの伝送路Ｌ
１． Ｌ ｔ、 Ｌ ３および入出力ポート１．、ｉ
、、１．のすべてに異常が無い場合には、これら複数の
プロセッサＰ、、Ｐ、、−・・−ＰｎからアダプタＡへ
の伝送路として２つの伝送路例えばり、、Ｌ２を使用し
、残る１つの伝送路Ｌ３を比較的情報伝送量の少ないア
ダプタＡから各プロセッサＰ 、、 Ｐ １．−・−Ｐ
ｎへの伝送路として使用するように割当てる。Since the amount of information transmitted from processors P, , P, , -----Pn to adapter A is large, the above three transmission paths L are
1. L t, L 3 and input/output ports 1. ,i
,,1. If there is no abnormality in all of the processors P, , P, . . . -Pn, two transmission paths, e.g. Path L3 is connected from adapter A, which transmits a relatively small amount of information, to each processor P1, P1. -・-P
Assigned to be used as a transmission path to n.
そして、１つの伝送路あるいは入出力ポート例えばＬｌ
＋ｉｌに異常が発生した場合には、残る２つの伝送路Ｌ
Ｚ、Ｌ３の一方例えばＬ２を各プロセッサＰ ｌ＋ Ｐ
、、−・−ＰｎからアダプタＡへの情報伝送に、他方
の伝送路り、をアダプタＡから各プロセッサＰ ＋、
Ｐ ｚ、−−−−−−Ｐ ｎ ヘの入出力袋’ｔＴ１．
Ｔｔ。Then, one transmission line or input/output port such as Ll
If an abnormality occurs in +il, the remaining two transmission lines L
One of Z, L3, for example L2, is connected to each processor P l + P
,,--For information transmission from Pn to adapter A, the other transmission path is connected from adapter A to each processor P +,
P z, ------- Input/output bag to P n 'tT1.
Tt.
−−−−−−−Ｔ ｍからの応答情報などを含む情報伝
送に使用するようにする。---------- It is used to transmit information including response information from Tm.
さらにもう１つの伝送路あるいは入出力ポート例えばＬ
２．ｉ２にも異常が生じた場合には、残る１つの伝送路
り、によって各プロセッサＰ Ｉｔ Ｐ ｚ。Furthermore, another transmission line or input/output port such as L
2. If an abnormality also occurs in i2, each processor P It P z is transmitted through one remaining transmission path.
−・−ＰｎとアダプタＡ間の双方向の情報伝送を行なう
ようにする。- Bidirectional information transmission between Pn and adapter A is performed.
したがって、３つの伝送路Ｌ＋、Ｌｚ、Ｌｉおよびアダ
プタＡの入出力ポートｉＩ、１ｇ＋ｉ３の異常によって
、３つの伝送路のすべてが使用できないようにならない
限りプロセンサシステムの動作は維持されるから、すべ
ての伝送路に異常が生した場合にのみアラームによって
プロセッサシステムの異常を報知すればよい。Therefore, unless all three transmission lines become unusable due to an abnormality in the three transmission lines L+, Lz, Li and the input/output ports iI, 1g+i3 of adapter A, the operation of the ProSensor system will be maintained. It is only necessary to notify the abnormality of the processor system by an alarm when an abnormality occurs in the transmission path of the processor system.
上記のように、伝送路あるいは入出力ポートの異常によ
ってプロセッサシステムがダウンする機会が著しく減少
するばかりでなく、各プロセッサからアダプタへの伝送
路の上側のように３組あるいはそれ以上多く設定するこ
とによって、伝送路ビジーによるプロセッサの待ち時間
を短縮してプロセッサシステムとしての処理速度を向上
させることができる。As mentioned above, not only does it significantly reduce the chance of the processor system going down due to an abnormality in the transmission line or input/output port, but it is also possible to set up three or more sets of transmission lines above the transmission line from each processor to the adapter. Accordingly, the waiting time of the processor due to a busy transmission line can be reduced and the processing speed of the processor system can be improved.
第２図は３つのパス型伝送路を設けた本発明によるアダ
プタの実施例を示すもので、アダプタＡに設けられた３
つの入出力ポート１１，１□、１３は第１図の入出カポ
−１−ｉ、、 １２． ｉ ｎに相当するものであって
、プロセッサＰ 、 、 Ｐ 、、 −−−−−−Ｐ
ｎの入出力端子とバス型伝送路Ｌ１．ＬＺ、Ｌ３を介し
て接続されている。FIG. 2 shows an embodiment of the adapter according to the present invention, which is provided with three path-type transmission lines.
The three input/output ports 11, 1□, 13 are the input/output ports 1-i, 12. i n and the processors P , , P , , ------P
n input/output terminals and a bus type transmission line L1. They are connected via LZ and L3.
これらの伝送路Ｌ＋、Ｌｚ、Ｌ：＋あるいは入出カポ−
４１，，１□、１３の状態はこのアダプタ内に設けられ
た制御プロセッサ５によって常時監視されており、これ
らに異常が発生すれば、予め設定されている制御プログ
ラムにしたがって選択回路３を切換え、作用の項で説明
したように、伝送路Ｌ１゜Ｌ２．Ｌ３の使用方法をそれ
ぞれ選択・制御する。These transmission lines L+, Lz, L:+ or input/output capo
The states of 41, 1□, and 13 are constantly monitored by a control processor 5 provided in this adapter, and if an abnormality occurs in these, the selection circuit 3 is switched according to a preset control program. As explained in the section of the effect, the transmission lines L1°L2. Select and control how L3 is used.
各プロセッサＰ 、 、 Ｐ ２．、−−−−−−、
ｐ ｎから独立して連続的あるいは単独に出力されてこ
れらの入出力ポートＩＩ、１□、１３に人力した命令な
どは、選択回路２で選択されてメモリ３に到来順に格納
されるが、もし複数のプロセッサから同時に命令が到来
したときには、制御プロセッサ５の制御によって入出力
ポート１．．１□、１３あるいは選択回路２でその受信
順序を調停するように構成することができる。Each processor P, , P2. ,---------,
Instructions that are output continuously or singly independently from pn and manually input to these input/output ports II, 1□, and 13 are selected by the selection circuit 2 and stored in the memory 3 in the order in which they arrive. When instructions arrive from multiple processors simultaneously, the control processor 5 controls input/output port 1. ．． 1□, 13 or the selection circuit 2 can be configured to arbitrate the reception order.
そして、これら命令は制御プロセッサ５で順次解読され
、これらの命令自体によって指示された入出力装置に対
してこの命令を入出力装置側の入出カポ−トロ 、、
６□、６．．６．を経て出力するために、制御プロセッ
サ５はメモリ３からこの命令を読出すとともに選択回路
４を制御し、この選択回路４によって選択された入出力
ポートから所定の入出力装置にプロセッサからの命令を
送出して当該入出力装置に命令を実行させる。These instructions are sequentially decoded by the control processor 5, and the instructions are sent to the input/output device designated by the instructions themselves as input/output capotros on the input/output device side.
6□, 6. ．． 6. In order to output the instruction via the memory 3, the control processor 5 reads the instruction from the memory 3 and controls the selection circuit 4, so that the instruction from the processor is sent from the input/output port selected by the selection circuit 4 to a predetermined input/output device. The command is sent to cause the input/output device to execute the command.
本発明によれば、複数の伝送路をプロセッサからアダプ
タへの伝送に利用できるため、伝送路あるいは入出力ポ
ートの異常によるシステムダウンの可能性が著しく減少
するとともに、複数のプロセッサが同時に命令を出力す
ることが可能となることからでプロセッサ間で命令出力
の調停を行なう必要がなくなり、さらに、アダプタの入
出力ポートがビジー状態にあることによって生じる待ち
時間が不用になって入出力命令に対する応答速度が向上
するという格別の効果が達成される。According to the present invention, since multiple transmission paths can be used for transmission from the processor to the adapter, the possibility of system failure due to abnormality in the transmission path or input/output port is significantly reduced, and multiple processors can simultaneously output instructions. This eliminates the need for arbitration of instruction output between processors, and also eliminates the waiting time caused by the adapter's input/output port being busy, increasing the response speed to input/output instructions. A special effect is achieved in that the results are improved.
第１図は本発明の原理を示すブロック図、第２図は本発
明によるアダプタの実施例を示す図、第３図は従来例を
示すプロ、り図である。
特許出願人 富士通株式会社
’ｌ Ｌ２Ｌｌ
原理図
従来例
１区 ３９■FIG. 1 is a block diagram showing the principle of the present invention, FIG. 2 is a diagram showing an embodiment of the adapter according to the present invention, and FIG. 3 is a diagram showing a conventional example. Patent Applicant: Fujitsu Limited L2Ll Principle Diagram Conventional Example Section 1 39■
Claims (1)
を共有するようにしたマルチプロセッサシステムにおい
て、 上記プロセッサと上記アダプタ間の伝送路として少なく
とも３本のバス型伝送路を設けるとともに、アダプタに
これらの伝送路にそれぞれ対応する入出力ポートを設け
、それぞれのプロセッサおよびアダプタはこれら伝送路
のいずれによっても送受信可能なように構成したことを
特徴とするマルチプロセッサシステム。[Claims] In a multiprocessor system in which a plurality of processors share various input/output devices via adapters, at least three bus-type transmission paths are provided as transmission paths between the processors and the adapters. A multiprocessor system characterized in that the adapter is provided with input/output ports corresponding to each of these transmission paths, and each processor and adapter are configured to be able to transmit and receive data through any of these transmission paths.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279247A JPH04155466A (en) | 1990-10-19 | 1990-10-19 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279247A JPH04155466A (en) | 1990-10-19 | 1990-10-19 | Multiprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155466A true JPH04155466A (en) | 1992-05-28 |
Family
ID=17608489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279247A Pending JPH04155466A (en) | 1990-10-19 | 1990-10-19 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155466A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720994A (en) * | 1993-06-30 | 1995-01-24 | Hitachi Ltd | Storage system |
-
1990
- 1990-10-19 JP JP2279247A patent/JPH04155466A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720994A (en) * | 1993-06-30 | 1995-01-24 | Hitachi Ltd | Storage system |
| US6578100B1 (en) | 1993-06-30 | 2003-06-10 | Hitachi, Ltd. | Storage system having plural buses |
| US6581128B2 (en) | 1993-06-30 | 2003-06-17 | Hitachi, Ltd. | Storage system |
| US7120738B2 (en) | 1993-06-30 | 2006-10-10 | Hitachi, Ltd. | Storage system having data format conversion function |
| US7444467B2 (en) | 1993-06-30 | 2008-10-28 | Hitachi, Ltd. | Storage system having a semiconductor memory device which stores data and parity data permanently |
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