JPH0414836A - Ｓｉ基板 - Google Patents
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- JPH0414836A JPH0414836A JP11816390A JP11816390A JPH0414836A JP H0414836 A JPH0414836 A JP H0414836A JP 11816390 A JP11816390 A JP 11816390A JP 11816390 A JP11816390 A JP 11816390A JP H0414836 A JPH0414836 A JP H0414836A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、大規模集積回路等の半導体装置の製造に供さ
れるＳｉ基板に関し、特に、エクストリンシックゲッタ
リング能力付与のため、裏面に多結晶Ｓｉ膜を堆積した
Ｓｉ基板に関する。
れるＳｉ基板に関し、特に、エクストリンシックゲッタ
リング能力付与のため、裏面に多結晶Ｓｉ膜を堆積した
Ｓｉ基板に関する。
今日、大規模集積回路等の半導体装置は、極めて清浄な
環境下で製造されているが、ドライエツチング等、多く
の工程を得る間にＳｉ基板は極微量ながら鉄、銅、ニッ
ケル等の重金属元素により汚染される。これら重金属汚
染は半導体装置の特性劣化（接合リーク増大、薄い絶縁
膜の耐圧低下）を引き起こし、ひいては、製品の歩留り
低下の原因となる事が知られている。
環境下で製造されているが、ドライエツチング等、多く
の工程を得る間にＳｉ基板は極微量ながら鉄、銅、ニッ
ケル等の重金属元素により汚染される。これら重金属汚
染は半導体装置の特性劣化（接合リーク増大、薄い絶縁
膜の耐圧低下）を引き起こし、ひいては、製品の歩留り
低下の原因となる事が知られている。
この様な汚染不純物を半導体装置形成領域であるＳｉ基
板表面から除去するゲッタリンダ技術としてエクストリ
ンシックゲッタリング（ＥｘｔｒｉｎｓｉｃＧｅｔｔｅ
ｒｉｎｇ 、以下ＥＧと略す）が広く知られている。
板表面から除去するゲッタリンダ技術としてエクストリ
ンシックゲッタリング（ＥｘｔｒｉｎｓｉｃＧｅｔｔｅ
ｒｉｎｇ 、以下ＥＧと略す）が広く知られている。
ＥＧは主にＳｉ基板裏面に、結晶欠陥等の歪を導入し、
これをゲッタリング源として、８１基板表面の汚染不純
物を裏面側に捕獲・固着するものである。従来、ＥＧ技
術としてはＳｉ基板裏面にシリカ等の細粒を打ちつけ、
機械的に損傷を与えるサイドブラスト法が広く利用され
ていたが、Ｓｉ基板裏面よりＳｉあるいはＳｉＯ２の微
粒子が発生するという欠点がある事から、第２図に示し
たようにＳｉ基板裏面に多結晶Ｓｉを堆積し、この多結
晶Ｓｉの結晶粒界等をゲッタリング源とする手法が提案
されている（ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２ｎ
ｄｅｄｉｔｉｏｎ、 Ｓ、 Ｍ、 Ｓｚｅ、 ＭｃＧｒ
ａｗ−Ｈｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ）。この手
法によれば、Ｓｉ基板裏面からの微粒子の発生は抑制さ
れる。
これをゲッタリング源として、８１基板表面の汚染不純
物を裏面側に捕獲・固着するものである。従来、ＥＧ技
術としてはＳｉ基板裏面にシリカ等の細粒を打ちつけ、
機械的に損傷を与えるサイドブラスト法が広く利用され
ていたが、Ｓｉ基板裏面よりＳｉあるいはＳｉＯ２の微
粒子が発生するという欠点がある事から、第２図に示し
たようにＳｉ基板裏面に多結晶Ｓｉを堆積し、この多結
晶Ｓｉの結晶粒界等をゲッタリング源とする手法が提案
されている（ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２ｎ
ｄｅｄｉｔｉｏｎ、 Ｓ、 Ｍ、 Ｓｚｅ、 ＭｃＧｒ
ａｗ−Ｈｉｌｌ Ｂｏｏｋ Ｃｏｍｐａｎｙ）。この手
法によれば、Ｓｉ基板裏面からの微粒子の発生は抑制さ
れる。
従来の多結晶ＳｉによるＥＧでは、ゲッタリング効果が
接続せず、半導体装置製造工程の初期のみに有効で充分
なゲッタリング効果が得られないという欠点があった。
接続せず、半導体装置製造工程の初期のみに有効で充分
なゲッタリング効果が得られないという欠点があった。
これは、半導体装置の製造工程におけるアニル、酸化の
ための熱処理により、堆積当初は数十〜数百ｎｍ程度の
サイズを有した多結晶８１粒が成長し、ゲッタリング能
力が徐々に減退し、さらに酸化処理により多結晶Ｓｉ膜
膜体体ＳｉＯ２膜となりゲッタリング源として多結晶Ｓ
ｉ膜が徐々に失われる事による。
ための熱処理により、堆積当初は数十〜数百ｎｍ程度の
サイズを有した多結晶８１粒が成長し、ゲッタリング能
力が徐々に減退し、さらに酸化処理により多結晶Ｓｉ膜
膜体体ＳｉＯ２膜となりゲッタリング源として多結晶Ｓ
ｉ膜が徐々に失われる事による。
本発明のＳｉ基板は、Ｓｉ基板裏面に多結晶Ｓｉ膜を堆
積した後、この多結晶Ｓｉ膜を気相成長法もしくは塗布
焼成法によるＳｉＯ□膜もしくは気相成長法による８１
３Ｎ４膜で被覆する事を特徴とする。また、多結晶Ｓｉ
膜の堆積に先立ってＳｉ基板裏面に複数の溝を設け、こ
の溝を埋設するようにＳｉ基板裏面に多結晶Ｓｉ膜を堆
積した後、この多結晶Ｓｉ膜を気相成長法もしくは塗布
焼成法によるＳ ｉ Ｏ２膜もしくは気相成長法による
５ｉ３Ｎｔ膜で被覆する事を特徴とする。
積した後、この多結晶Ｓｉ膜を気相成長法もしくは塗布
焼成法によるＳｉＯ□膜もしくは気相成長法による８１
３Ｎ４膜で被覆する事を特徴とする。また、多結晶Ｓｉ
膜の堆積に先立ってＳｉ基板裏面に複数の溝を設け、こ
の溝を埋設するようにＳｉ基板裏面に多結晶Ｓｉ膜を堆
積した後、この多結晶Ｓｉ膜を気相成長法もしくは塗布
焼成法によるＳ ｉ Ｏ２膜もしくは気相成長法による
５ｉ３Ｎｔ膜で被覆する事を特徴とする。
ここで、多結晶Ｓｉ膜を被覆するＳｉ、Ｏｚ膜もしくは
５ｉ３Ｎｔ膜は、酸化熱処理時、酸素が多結晶Ｓｉ膜に
達するのを抑制する作用を持ち、ゲッタリング源となる
多結晶Ｓｉ膜が酸化され膜厚が減少するのを抑制する作
用を有する。
５ｉ３Ｎｔ膜は、酸化熱処理時、酸素が多結晶Ｓｉ膜に
達するのを抑制する作用を持ち、ゲッタリング源となる
多結晶Ｓｉ膜が酸化され膜厚が減少するのを抑制する作
用を有する。
次に本実施例について図面を参照して説明する。
第１図は本発明の第１の実施例の８１基板の製造工程の
概略を示すＳｉ基板の断面図である。
概略を示すＳｉ基板の断面図である。
Ｓｉ単結晶インゴットより切り圧された粗研磨Ｓｉ基板
１の全面に、気相成長技術を用いて多結晶Ｓｉ膜２を所
望の厚さで堆積させる（第１−１図）。
１の全面に、気相成長技術を用いて多結晶Ｓｉ膜２を所
望の厚さで堆積させる（第１−１図）。
続いて、気相成長技術を用いてＳｉＯ２膜３を全面に堆
積させる（第１−２図）。この後、〜・主面のＳｉＯ２
膜３を選択的に除去し、さらにこの主面を鏡面研磨し、
Ｓｉ基板４とする。
積させる（第１−２図）。この後、〜・主面のＳｉＯ２
膜３を選択的に除去し、さらにこの主面を鏡面研磨し、
Ｓｉ基板４とする。
堆積する多結晶Ｓｉ膜、５ｉＣｈ膜の膜厚は、Ｓｉ基板
の反りに影響を及ぼすが、これはＳｉ基板の直径及び厚
さに依存するため一義的に決定する事はてきない。しか
し、直径１５０〜２００ｍｍ。
の反りに影響を及ぼすが、これはＳｉ基板の直径及び厚
さに依存するため一義的に決定する事はてきない。しか
し、直径１５０〜２００ｍｍ。
厚さ０．６〜０．７５ｍｍの範囲のＳｉ基板であれば、
多結晶Ｓｉ膜及びＳｉＯ２膜の膜厚は１〜１．５μｍの
範囲である事が望ましい。
多結晶Ｓｉ膜及びＳｉＯ２膜の膜厚は１〜１．５μｍの
範囲である事が望ましい。
本実施例によるＳｉ基板（多結晶Ｓｉ膜１．０μｍ。
ＳｉＯ２膜１．５μｍ）第２−１図及び従来技術による
Ｓｉ基・板（裏面を１．０μｍの多結晶Ｓｉ膜のみで被
覆）（第２−１図）上にＭＯＳグイオートを作製し、Ｍ
ＯＳ Ｃ−を法による小数キャリア生成ライフタイム
（τｇ）の比較を試みた。
Ｓｉ基・板（裏面を１．０μｍの多結晶Ｓｉ膜のみで被
覆）（第２−１図）上にＭＯＳグイオートを作製し、Ｍ
ＯＳ Ｃ−を法による小数キャリア生成ライフタイム
（τｇ）の比較を試みた。
両Ｓｉ基板に０ＭＯ８製造の初期工程を模した熱処理（
１０００℃水素燃焼酸化２時間、 １２００℃乾燥０２
酸化４時間）を行ない、Ｓｉ基板５上に０．７μｍの熱
ＳｉＯ□膜を形成した後、表面の熱５ｉｎ２膜を選択的
に除去した（第２−２図）。この時点で本実施例による
Ｓｉ基板の裏面には０．８μｍの多結晶Ｓｉ膜６が残存
していたのに対し、従来技術のものでは、０．４μｍま
で膜厚が減少していた。続いて、Ｓｉの選択酸化技術に
よりフィールド５ｉＣｈ膜８を形成し、この後、’ｒ”
−）Ｓｉｎ２膜９．ゲート電極１０を形成してＭＯＳダ
イオードを完成したく第２−３図）。このＭＯＳダイオ
ードについてＭＯ３Ｃ−を法 表１ τｇ ５〜６ｍ冠 ０．５〜４ｍ５ｅｃ
によりτｇを測定した結果、本実施例では５〜７ｍ５ｅ
ｃの値が得られ、従来技術によった場合の０．５〜４ｍ
５ｅｃと比較して明らかなゲッタリング効果の優位性が
確認された。
１０００℃水素燃焼酸化２時間、 １２００℃乾燥０２
酸化４時間）を行ない、Ｓｉ基板５上に０．７μｍの熱
ＳｉＯ□膜を形成した後、表面の熱５ｉｎ２膜を選択的
に除去した（第２−２図）。この時点で本実施例による
Ｓｉ基板の裏面には０．８μｍの多結晶Ｓｉ膜６が残存
していたのに対し、従来技術のものでは、０．４μｍま
で膜厚が減少していた。続いて、Ｓｉの選択酸化技術に
よりフィールド５ｉＣｈ膜８を形成し、この後、’ｒ”
−）Ｓｉｎ２膜９．ゲート電極１０を形成してＭＯＳダ
イオードを完成したく第２−３図）。このＭＯＳダイオ
ードについてＭＯ３Ｃ−を法 表１ τｇ ５〜６ｍ冠 ０．５〜４ｍ５ｅｃ
によりτｇを測定した結果、本実施例では５〜７ｍ５ｅ
ｃの値が得られ、従来技術によった場合の０．５〜４ｍ
５ｅｃと比較して明らかなゲッタリング効果の優位性が
確認された。
なお、本実施例では多結晶Ｓｉ膜を被覆する膜として気
相成長法によるＳ ｉ Ｏｚ膜を用いたが、塗布焼成法
による５ｉＣｈ膜を用いても同等の結果が得られている
。また、ＳｉＯ□膜の代わりに気相成長法によるＳｉ３
Ｎ４膜を用いても良い。
相成長法によるＳ ｉ Ｏｚ膜を用いたが、塗布焼成法
による５ｉＣｈ膜を用いても同等の結果が得られている
。また、ＳｉＯ□膜の代わりに気相成長法によるＳｉ３
Ｎ４膜を用いても良い。
第３図は本発明の第２の実施例のＳｉ基板の製造工程の
概略を示す断面図である。
概略を示す断面図である。
第３−１図のように粗研磨Ｓｉ基板１１の一主面に溝１
２を設ける。続いて、第３−２図のように粗研磨Ｓｉ基
板１１の全面に多結晶Ｓｉ膜１３を堆積する。この際溝
１２は多結晶Ｓｉ膜１３で完全に埋設する。この後、全
面にＳ ｉ Ｏ２膜１４を気相成長法により堆積する。
２を設ける。続いて、第３−２図のように粗研磨Ｓｉ基
板１１の全面に多結晶Ｓｉ膜１３を堆積する。この際溝
１２は多結晶Ｓｉ膜１３で完全に埋設する。この後、全
面にＳ ｉ Ｏ２膜１４を気相成長法により堆積する。
続いて、第３−３図のように、溝１２が形成されていな
い側の主面を鏡面研磨しＳｉ基板１５とする。
い側の主面を鏡面研磨しＳｉ基板１５とする。
なお、溝１２の形状、数は任意に設定可能であるが、多
結晶Ｓｉ膜１３の堆積により、溝が完全に埋設される様
溝寸法と多結晶Ｓｉ膜の膜厚を設定する必要がある。
結晶Ｓｉ膜１３の堆積により、溝が完全に埋設される様
溝寸法と多結晶Ｓｉ膜の膜厚を設定する必要がある。
本実施例においては、ゲッタリング源となる多結晶Ｓｉ
が溝内に埋設されているため、第４図のようにより長時
間の酸化処理を経て、裏面の多結晶Ｓｉが全て酸化され
ても溝内に多結晶Ｓｉが残存し、高いゲッタリング効果
をより長く持続できる。
が溝内に埋設されているため、第４図のようにより長時
間の酸化処理を経て、裏面の多結晶Ｓｉが全て酸化され
ても溝内に多結晶Ｓｉが残存し、高いゲッタリング効果
をより長く持続できる。
本実施例により幅１．０μｍ、深さ２．０μｍの溝を格
子状に形成し、多結晶Ｓｉ膜０．７μｍ、ＳｉＯ２膜１
．０μｍを堆積したＳｉ基板を作製し、第１の実施例と
同様にＭＯＳダイオードを作製（第２図）しτｇを測定
した結果、７ｇ２７〜９ｍ５ｅｃと極めて良好な結果を
得た。
子状に形成し、多結晶Ｓｉ膜０．７μｍ、ＳｉＯ２膜１
．０μｍを堆積したＳｉ基板を作製し、第１の実施例と
同様にＭＯＳダイオードを作製（第２図）しτｇを測定
した結果、７ｇ２７〜９ｍ５ｅｃと極めて良好な結果を
得た。
なお、本実施例においても、多結晶Ｓｉ膜を被覆する膜
として、塗布焼成によるＳｉＯ□膜を使用する事が可能
であり、気相成長によるＳ ｉＯ２膜を用いた場合と同
等のτｇが得られる事を確認した。
として、塗布焼成によるＳｉＯ□膜を使用する事が可能
であり、気相成長によるＳ ｉＯ２膜を用いた場合と同
等のτｇが得られる事を確認した。
第５図は本発明の第３の実施例の製造工程の概略を示す
断面図である。
断面図である。
第５−１図のように粗研磨Ｓｉ基板１６の一主面に溝１
７を設ける。続いて、第５−２図のように粗研磨Ｓｉ基
板１６の全面に多結晶Ｓｉ膜１８を堆積する。この際、
溝１７は、多結晶Ｓｉ膜１８で完全に埋設する。この後
、全面に５ｉｓＮｔ膜１９を気相成長法により堆積する
。続いて、第５−３図のように、溝が形成されていない
側の主面を鏡面研磨しＳｉ基板２０とする。
７を設ける。続いて、第５−２図のように粗研磨Ｓｉ基
板１６の全面に多結晶Ｓｉ膜１８を堆積する。この際、
溝１７は、多結晶Ｓｉ膜１８で完全に埋設する。この後
、全面に５ｉｓＮｔ膜１９を気相成長法により堆積する
。続いて、第５−３図のように、溝が形成されていない
側の主面を鏡面研磨しＳｉ基板２０とする。
溝形状・数等、及び多結晶Ｓｉ膜１８の膜厚等は任意に
設定可能であるが、第２の実施例と同様に溝は多結晶Ｓ
ｉ膜１８で完全に埋設される様に設定される必要がある
。本実施例では多結晶Ｓｉ膜１８の被覆にＳｉ！Ｎ４膜
１９を膜用９ているが、Ｓｉ３Ｎ＜膜は０２の遮へい能
力が高い事からＳ ｉ ３Ｎ １膜の膜厚は５０ｎｍ程
度で充分な効果を得られる。
設定可能であるが、第２の実施例と同様に溝は多結晶Ｓ
ｉ膜１８で完全に埋設される様に設定される必要がある
。本実施例では多結晶Ｓｉ膜１８の被覆にＳｉ！Ｎ４膜
１９を膜用９ているが、Ｓｉ３Ｎ＜膜は０２の遮へい能
力が高い事からＳ ｉ ３Ｎ １膜の膜厚は５０ｎｍ程
度で充分な効果を得られる。
本実施例においても第１第２の実施例と同様、ＭＯＳタ
イオードによるτｇ測定を行ったが、７ｇ２７〜９ｍ５
ｅｃと第２の実施例と同等の結果を得た。
イオードによるτｇ測定を行ったが、７ｇ２７〜９ｍ５
ｅｃと第２の実施例と同等の結果を得た。
以上説明したように、本発明は、Ｓｉ基板裏面に堆積し
た多結晶Ｓｉ膜を気相成長法によるＳｉＯ２膜あるいは
５ｉｉＮｉ膜、もしくは塗布焼成による５ｉＣｈ膜で被
覆した事により、裏面多結晶Ｓｉ膜のゲッタリング効果
が長く持続させられるという効果を有する。また、Ｓｉ
基板裏面に溝を形成した後、多結晶Ｓｉ膜を堆積し、先
述のＳｉＯ□膜あるいは５ｉｘＮｓ膜で被覆した場合に
は、通常、裏面多結晶Ｓｉ膜が完全に酸化されてしまう
ような半導体装置の製造条件においても、溝内に多結晶
Ｓｉを残存させる事が可能で、より持続性の高いゲッタ
リンダ能力をＳｉ基板に付与できる効果を有する。
た多結晶Ｓｉ膜を気相成長法によるＳｉＯ２膜あるいは
５ｉｉＮｉ膜、もしくは塗布焼成による５ｉＣｈ膜で被
覆した事により、裏面多結晶Ｓｉ膜のゲッタリング効果
が長く持続させられるという効果を有する。また、Ｓｉ
基板裏面に溝を形成した後、多結晶Ｓｉ膜を堆積し、先
述のＳｉＯ□膜あるいは５ｉｘＮｓ膜で被覆した場合に
は、通常、裏面多結晶Ｓｉ膜が完全に酸化されてしまう
ような半導体装置の製造条件においても、溝内に多結晶
Ｓｉを残存させる事が可能で、より持続性の高いゲッタ
リンダ能力をＳｉ基板に付与できる効果を有する。
第１〜１図乃至第１−３図は、本発明の第１の実施例に
よるＳｉ基板の製造工程の概略を示す断面図、第２−１
図乃至第２−３図は、第１の実施例及び従来技術による
Ｓｉ基板により、ＭＯＳダイオードを作製する工程の概
略を示す断面図、第３−１図乃至第３−３図は、本発明
の第２の実施例によるＳｉ基板の製造工程の概略を示す
断面図、第４図は第２の実施例によるＳｉ基板において
、Ｓｉ基板裏面の多結晶Ｓｉ膜が完全に酸化されても溝
内に多結晶Ｓｉ膜が残存する事を示す断面図、第５−１
図乃至第５−３図は本発明の第３の実施例によるＳｉ基
板の製造工程の概略を示す断面図である。 １・・・・・・粗研磨Ｓｉ基板、２・・・・・・多結晶
Ｓｉ膜、３・・・・・・ＳｉＯ２膜、４・・・・・・Ｓ
ｉ基板、５・・・・・・Ｓｉ基板、６・・・・・多結晶
Ｓｉ膜、７・・・・・ＳｉＯ２膜、８・・・・・・フィ
ールドＳｉｎ、膜、９・・・・・・ゲー）ＳｉＯ□膜、
１０・・・・・・ゲート電極、１１・・・・・粗研磨Ｓ
ｉ基板、１２・・・・・・溝、１３・・・・・・多結晶
Ｓｉ膜、１４・・・・・・ＳｉＯ２膜、Ｉ５・・・・・
Ｓｉ基板、１６・・・・・・粗研磨Ｓ】基板、１７・・
・・・・溝、１８・・・・・・多結晶Ｓｉ膜、１９・・
山Ｓ １３Ｎ４膜、２０・・・・・・Ｓｉ基板。 代理人 弁理士 内 原 晋 本寅施例 従来我町 第ｒ−ｒ図 第２−１図 第１−２図 第２−２図 第１−３図 第 １ 図 第２−３図 第２図 拓 図 第 図
よるＳｉ基板の製造工程の概略を示す断面図、第２−１
図乃至第２−３図は、第１の実施例及び従来技術による
Ｓｉ基板により、ＭＯＳダイオードを作製する工程の概
略を示す断面図、第３−１図乃至第３−３図は、本発明
の第２の実施例によるＳｉ基板の製造工程の概略を示す
断面図、第４図は第２の実施例によるＳｉ基板において
、Ｓｉ基板裏面の多結晶Ｓｉ膜が完全に酸化されても溝
内に多結晶Ｓｉ膜が残存する事を示す断面図、第５−１
図乃至第５−３図は本発明の第３の実施例によるＳｉ基
板の製造工程の概略を示す断面図である。 １・・・・・・粗研磨Ｓｉ基板、２・・・・・・多結晶
Ｓｉ膜、３・・・・・・ＳｉＯ２膜、４・・・・・・Ｓ
ｉ基板、５・・・・・・Ｓｉ基板、６・・・・・多結晶
Ｓｉ膜、７・・・・・ＳｉＯ２膜、８・・・・・・フィ
ールドＳｉｎ、膜、９・・・・・・ゲー）ＳｉＯ□膜、
１０・・・・・・ゲート電極、１１・・・・・粗研磨Ｓ
ｉ基板、１２・・・・・・溝、１３・・・・・・多結晶
Ｓｉ膜、１４・・・・・・ＳｉＯ２膜、Ｉ５・・・・・
Ｓｉ基板、１６・・・・・・粗研磨Ｓ】基板、１７・・
・・・・溝、１８・・・・・・多結晶Ｓｉ膜、１９・・
山Ｓ １３Ｎ４膜、２０・・・・・・Ｓｉ基板。 代理人 弁理士 内 原 晋 本寅施例 従来我町 第ｒ−ｒ図 第２−１図 第１−２図 第２−２図 第１−３図 第 １ 図 第２−３図 第２図 拓 図 第 図
Claims (1)
- 【特許請求の範囲】 １、裏面に多結晶Ｓｉ膜が堆積されているＳｉ基板にお
いて、該多結晶Ｓｉ膜の全面が、気相成長法もしくは、
塗布焼成法によるＳｉＯ＿２膜で被覆されている事を特
徴とするＳｉ基板 ２、裏面に多結晶Ｓｉ膜が堆積されているＳｉ基板にお
いて、該多結晶Ｓｉ膜が気相成長法によるＳｉ＿３Ｎ＿
４膜で被覆されている事を特徴とするＳｉ基板 ３、裏面に複数の溝が形成され、この溝が完全に埋設さ
れるよう該裏面に多結晶Ｓｉ膜が堆積され、かつ、該裏
面の多結晶Ｓｉ膜の全面が気相成長法もしくは塗布焼成
法によるＳｉＯ＿２膜で被覆されている事を特徴とする
特許請求の範囲第１項記載のＳｉ基板 ４、裏面に複数の溝が形成され、この溝が完全に埋設さ
れる様該裏面に多結晶Ｓｉ膜が堆積され、かつ、該裏面
の多結晶Ｓｉ膜の全面が気相成長法によるＳｉ＿３Ｎ＿
４膜で被覆されている事を特徴とする特許請求の範囲第
２項記載のＳｉ基板
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11816390A JPH0414836A (ja) | 1990-05-08 | 1990-05-08 | Ｓｉ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11816390A JPH0414836A (ja) | 1990-05-08 | 1990-05-08 | Ｓｉ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414836A true JPH0414836A (ja) | 1992-01-20 |
Family
ID=14729668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11816390A Pending JPH0414836A (ja) | 1990-05-08 | 1990-05-08 | Ｓｉ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414836A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104268A (ja) * | 1992-09-21 | 1994-04-15 | Mitsubishi Electric Corp | ゲッタリング効果を持たせた半導体基板およびその製造方法 |
| JPH07161724A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | シリコン半導体基板 |
| US6229196B1 (en) | 1997-07-30 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
| JP2012129312A (ja) * | 2010-12-14 | 2012-07-05 | Canon Inc | 半導体装置の製造方法 |
-
1990
- 1990-05-08 JP JP11816390A patent/JPH0414836A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104268A (ja) * | 1992-09-21 | 1994-04-15 | Mitsubishi Electric Corp | ゲッタリング効果を持たせた半導体基板およびその製造方法 |
| JPH07161724A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | シリコン半導体基板 |
| US6229196B1 (en) | 1997-07-30 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and fabrication method thereof |
| JP2012129312A (ja) * | 2010-12-14 | 2012-07-05 | Canon Inc | 半導体装置の製造方法 |
| US8426291B2 (en) | 2010-12-14 | 2013-04-23 | Canon Kabushiki Kaisha | Method for isolation formation in manufacturing semiconductor device |
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