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JPH0413861A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0413861A
JPH0413861A JP2113908A JP11390890A JPH0413861A JP H0413861 A JPH0413861 A JP H0413861A JP 2113908 A JP2113908 A JP 2113908A JP 11390890 A JP11390890 A JP 11390890A JP H0413861 A JPH0413861 A JP H0413861A
Authority
JP
Japan
Prior art keywords
film
sputtering
tantalum
gas
electrode wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2113908A
Other languages
English (en)
Inventor
Yasunori Shimada
島田 康憲
Hiroshi Morimoto
弘 森本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2113908A priority Critical patent/JPH0413861A/ja
Publication of JPH0413861A publication Critical patent/JPH0413861A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125Reinforcing structures
    • H01L2224/10126Bump collar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の製造方法に関し、特にはタンタル
よりなる電極配線材料の形成方法に関するものである。
〈従来の技術〉 従来より、液晶表示装置においては、マトリクス状に配
列された表示絵素を選択することにより画面上に表示パ
ターンを形成している。表示絵素の選択方式としてアク
ティブマトリクス駆動方式があるが、これは個々の絵素
に対応させて独立した電極を配置し、この絵素電極のそ
れぞれにスイッチング素子を接続して表示駆動する方式
であり、この表示駆動方式では高コントラストの表示が
可能であり、テレビジョン等に実用化されている。
絵素電極を選択駆動するスイッチング素子としては、T
PT (薄膜トランジスタ)素子、MTM(金属・絶縁
膜・金属)素子MO8)ランジスタ素子、タイオード、
バリスタ等が一般に用いられており、絵素電極とこれに
対向する対向電極間に印加される電圧信号を上記スイッ
チング素子でスイッチングすることにより、その間に介
在する液晶の光学的変調が表示パターンとして視認され
る。
上記のようなアクティブマトリクス駆動の液晶表示装置
を高精細にするためには、絵素電極をできるだけ小さく
し、又、大画面にするためには、例えばスイッチング素
子かTPTの場合ケート電極配線とソース電極配線を細
くしたり長くする必要がある。さらにTPTが逆スタガ
ー型の構造を採る場合、ゲート電極配線はTPT形成プ
ロセスの初期段階で形成されるため、薄くかつ十分に低
抵抗であり、その後のプロセスも耐えられる耐食性の強
い材料であることが要求される。従来このような要求を
満たす材料としてタンタル(Ta)やクロム(Cr)や
チタン(T1)などの金属材料が用いられているが、特
に耐酸性が強く陽極酸化法により緻密な自己酸化膜が得
られることからタンタルが使用されている。
しかし、タンタルの金属膜をスパッタリング法により形
成する場合、アルゴンをスパッタガスとして成膜した場
合、タンタルの結晶構造はβ−Ta(面心立方格子)と
なり、その比抵抗は170〜200μΩ・cmと高い値
を示す。
処で上記成膜条件に窒素をドープすると最小値で70〜
100μΩまで比抵抗が下がることが知られている。
〈発明が解決しようとする問題点〉 以上のようにタンタル膜を用いた半導体装置に於いて、
更に液晶表示装置の大画面化と高精細化とを図るには、
ゲート電極配線を長くしたり幅を細くする必要がある。
このような場合、ゲート電極配線の電気的抵抗は急速に
上昇し、そのためゲート電極配線における時定数が太き
(なる。ゲート電極配線の時定数が大きくなると、ゲー
ト電極配線末端のTPTに与えられるべき○N信号の立
ち上がりが遅くなり更に立ち下がりも遅くなる。
このためゲート電極配線末端の絵素は、その信号書き込
み時間内に十分に充電されなかったり他の絵素の信号を
取り込んだりするようになり、液晶表示装置は正常な表
示ができなくなる。
従って、ゲート電極配線の電気的抵抗を下げる必要があ
りアルミニューム、モリブデンなど比抵抗の低い薄膜を
容易に成膜できる材料を用いた二層あるいは三層のゲー
ト電極配線構造が考えられている。しかしこのような多
層膜ゲート電極構造では、成膜プロセスやホトリソプロ
セスの増加が必要となる上、このような材料はタンタル
に比べ耐酸性が低く、ゲート電極配線はTPT形成の後
のプロセスでダメージを受は易く、その結果断線の事態
を招き、信頼性及び歩留まり低下を引き起こすことにな
る。
また、特開昭62−205656号公報に見られるよう
に、タンタルにモリブデンを混入してゲート電極配線の
材料となる薄膜の比抵抗を下げる方法も提案されている
。この場合薄膜の比抵抗が40μΩC111となること
が述べられている。
しかし、タンタルにモリブデンを混入して合金を作成し
た場合、ゲート電極配線の陽極酸化プロセスに於いて膜
中のモリブデンが溶出し、タンタル単体を陽極酸化して
得られる酸化膜に比べて緻密な酸化膜が得られないとい
う問題点がある。
本発明は上述の問題点を鑑み、耐酸性の高いタンタルの
薄膜を形成する方法を提供する。
〈問題点を解決するための手段〉 本発明は、スパッタリングの反応性ガスとして窒素を混
入したクリプトンを用いてタンタル薄膜を形成する。
更には反応性ガスのスパッガスに対する流量比を2〜1
5%に設定して成膜する。
〈作用〉 上記の方法を用いてタンタルの薄膜を製造することによ
り、比抵抗の低いタンタル薄膜を成膜できる。又、この
タンタル薄膜を用いることにより量産性を低下させるこ
となく低抵抗のゲート電極配線が得られ、歩留まりを高
く維持しながら例えば液晶表示装置の大画面化や高精細
化を行うことが可能になる。又、陽極酸化法により緻密
な酸化膜を形成することができるため、ソース電極配線
とゲート電極配線との交差部でリークを起こすような不
良も抑制できる。
〈実施例〉 以下に一実施例を挙げて本発明を説明する。
尚実施例に使用したスパッタリング装置は、直流平行平
板型のマグネトロンスパッタリング装置である。
表面にTPT形成のための所定の処置を施した基板、例
えば石英、高珪酸、ホウ珪酸のガラス基板、コーニング
社製7059のようなりa〇−A lto 3−B2O
3−3iO2ガラス基板、あるいはSiウェハー基板や
上記各基板表面にT a、O、や5in2のような酸化
絶縁膜を被覆した基板を使用する。
上記基板をスパッタリング装置のチャンバー内にセット
し、チャンバー内圧が1.0X10−’Pa以下になる
ように真空吸引する。減圧された上記チャンバー内に窒
素を添加したクリプトンガスを導入し、圧力を2.0〜
8.Ox 10−1P aの間の一定値に保持し、チャ
ンバー内にセットされた基板を80〜1000C程度に
加熱する。
上記の環境下でまずブリスパッタを1.0W / c+
++2以上の電力で行い、続いて入力電力を4. OW
 / cm ”以上に設定し、窒素を反応性ガスとして
混合したクリプトンをスパッタガスとしてタンタル膜を
形成のためのスパッタリングを行う。
所望厚のタンタル膜が成膜された状態で電力の供給を停
止すると共にガスの導入をも停止し、基板を冷却した後
チャンバーか、ら取り出し、タンタル膜が形成された基
板を得る。
上記基板は必要に応じてTPT作製のためのエフ 程が施されてタンタル膜を電極あるいは配線とする半導
体装置が形成される。
第1図にクリプトンをスパッタガスに用い窒素のドープ
量を変化させた場合のタンタル薄膜の比抵抗の変化を示
す。
第1図に示したようにスパッタガスにクリプトンを用い
窒素をドープした場合、窒素の量が5.6〜10.7%
の範囲ではタンタル薄膜の比抵抗が40 pocm以下
となり、充分低い比抵抗を持った膜を得ることができる
ことがわかった。
次にスパッタガスにクリプトンを用いた場合とアルゴン
を用いた場合の成膜速度の比較を第2図に示す。クリプ
トンを用いた場合成膜速度も高(なるため、その生産性
も向上することがわかった。
〈発明の効果〉 以上説明したように本発明によれば、従来の半分程度の
比抵抗を持つタンタル薄膜を成膜することができ、その
ことによりゲート電極配線の電気的抵抗を多層構造とす
ることなく低抵抗化することができ、成膜プロセスやホ
トリソプロセスの増加を伴うことなく高い歩留まりを維
持し、プロセス増加による製造コストの上昇を抑制でき
る。さらに、陽極酸化法により緻密な酸化膜が得られ、
第1図はスパッタガスにクリプトンを用いその流量を5
0secmに固定した場合に於ける窒素ドープ量に対す
るタンタル薄膜の比抵抗の変化を示す図、第2図はスパ
ッタガスにアルゴンとクリプトンを用いてタンタルをス
パッタリングした場合のスパッタ人力電力に対する成膜
速度の依存性を示す図である。
代理人 弁理士 梅1)勝(他2名) 入−n[77 (W/cm2) T。
戊臘逢虐hλ力電力儂体性 ・第2 図

Claims (2)

    【特許請求の範囲】
  1. 1.半導体表面にタンタル膜をスパッタリングで形成す
    る方法において、窒素を反応性ガスとして混入したクリ
    プトンをスッパタガスとしてタンタル膜を形成すること
    を特徴とする半導体装置の製造方法。
  2. 2.前記反応性ガスのスッパタガスに対する流量比は2
    〜15%に設定してなることを特徴とする請求の範囲第
    1項記載の半導体装置の製造方法。
JP2113908A 1990-04-28 1990-04-28 半導体装置の製造方法 Pending JPH0413861A (ja)

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JP (1) JPH0413861A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0498663A2 (en) * 1991-02-08 1992-08-12 Sharp Kabushiki Kaisha Method for producing a semi conductor device using sputtering
GB2266897A (en) * 1992-05-13 1993-11-17 Mtu Muenchen Gmbh Depositing metallic interlayers using krypton or neon; aluminium diffusion coating

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0498663A2 (en) * 1991-02-08 1992-08-12 Sharp Kabushiki Kaisha Method for producing a semi conductor device using sputtering
GB2266897A (en) * 1992-05-13 1993-11-17 Mtu Muenchen Gmbh Depositing metallic interlayers using krypton or neon; aluminium diffusion coating
GB2266897B (en) * 1992-05-13 1996-04-17 Mtu Muenchen Gmbh Process for depositing metallic interlayers

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