JPH04138030A

JPH04138030A - 充電回路

Info

Publication number: JPH04138030A
Application number: JP2258668A
Authority: JP
Inventors: Sadao Shinohara; 貞夫篠原
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 1990-09-27
Filing date: 1990-09-27
Publication date: 1992-05-12
Anticipated expiration: 2014-10-06
Also published as: JP2959640B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、充電回路に関し、特に例えば自動車において
、エンジンの回転を利用したオルタネータ（交流発電機
）により、パンテリを充電する充電回路に関するもので
ある。

（従来の技術）従来の充電回路は、例えば第４図に示すように、出力巻
線であるステータコイル４１と、界磁巻線であり、エン
ジンによって回転駆動されるロータコイル４２とから成
るオルタネータのステータコイル４１により発生された
三相交流電流が、６つのシリコンダイオードによるブリ
ッジ回路から成る三相全波整流器４３に加えられて直流
に交換され、該直流出力がバッテリ４４に供給されて該
バッテリ４４を充電するように構成されていた。

（発明が解決しようとする課題）しかしながら、この従来の充電回路の三相全波整流器４
３における各シリコンダイオードは、第５図に示すよう
な電圧・電流特性を呈し、例えば電流３０Ａが流れると
きに印加電圧は１．１ｖであり、このときのシリコンダ
イオードによる電力損失は３３Ｗとなる。

この電力損失に伴う各シリコンダイオードでの発熱に対
処するために放熱効果の高い、即ち大きな放熱板をシリ
コンダイオードに付設する必要があり、従って充電回路
を構成する装置は大型化し、かつ重量の大きなものにな
らざるを得ないという問題があった。

本発明は、上記事情に鑑みてなされたもので、電力損失
が低く、従って小型化且つ軽量化が可能となる充電回路
を提供することを目的とする。

（課題を解決するための手段）上記目的を達成するために本発明によれば、交流電流を
整流し、パンテリに充電する充電回路において、複数の
ＭＯ３型ＦＥＴから成る整流ブリッジ回路と、該ＦＥＴ
のいずれかに前記バッテリの両端電圧よりも高い逆ドレ
イン・ソース電圧が印加された時に該ＦＥＴにゲート電
圧を印加する制御手段とを備えたことを特徴とする充電
回路が提供される。

（作用）複数のＭＯ３型ＦＥＴから成る整流ブリッジ回路のＦＥ
Ｔのいずれかに、パンテリの両端電圧よりも高い逆ドレ
イン・ソース電圧が印加される時に該ＦＥＴにゲート電
圧を印加して該ＦＥＴを逆ドレイン電流の導通状態にす
る。これにより低電力損失の充電回路が実現できる。

（実施例）本発明の一実施例を図面を参照して説明する。

第１図は充電回路の全体構成図であり、図中１及び２は
交流発電機を構成する界磁コイル及び三相出力コイルで
あり、３は車載用バッテリである。

界磁コイル１は自動車のエンジン（図示せず）に接続さ
れて回転駆動されるものであるとともに、一端がバッテ
リ３に接続され、他端が界磁電流制御器４を介して接地
される。三相出力コイル２は、界磁コイル１の回転によ
り誘導されて三相交流電流を充電回路に出力する固定コ
イルである。

充電回路は入力側に三相出力コイル２が、出力側にバッ
テリ３が接続される。充電回路は、６つの同一特性のパ
ワーＭＯ３型ＦＥＴ５ａ〜５ｆから成る整流ブリッジ回
路とコントロール部（制御手段）６とから成り、整流ブ
リッジ回路は、ＦＥＴ５ａ〜５ｆが２個ずつ夫々直列接
続され（一方のＦＥＴのソース端子と他方のドレイン端
子とが接続される）、該直列接続された３組のＦＥＴが
ドレイン端子、ソース端子を夫々共通端子とするように
並列接続されて成る。該共通ドレイン端子はバッテリ３
の正極に接続され、共通ソース端子は負極に接続される
。各直列接続された２個のＦＥＴの各接続点に前記三相
出力コイル２の３つの出力端子が夫々接続される。

なお、第１図において各ＦＥＴ５ａ〜５ｆのソース端子
とドレイン端子との間に表示されるダイオードはＭＯ３
型ＦＥＴの寄生ダイオード（等価回路〉を示すものであ
り、ＦＥＴの外付は部品ではない。

コントロール部６は、入・出力回路、記憶手段、中央演
算処理装置等から成り、その入力回路はバッテリ３及び
三相出力コイル２の各出力端子に接続され、各接続点の
電圧信号がコントロール部６に供給される。またコント
ロール部６の前記出力回路はＦＥＴ５ａ〜５ｆの各ゲー
ト端子及び界磁電流制御器４に接続され、コントロール
部６がらの各制御信号がＦＥＴ５ａ〜５ｆ及び界磁電流
制御器４に供給される。該制御信号により、各ＦＥ７５
ａ〜５ｆは各ドレイン・ソース間電流（ドレイン電流）
の流量を加減してバッテリ３への充電電流量を制御し、
また界磁電流制御器４はバッテリ３から界磁コイル１に
流れる電流量を加減して、三相出力コイル２での発電量
を制御する。

各パワーＭＯ３型各ＦＥＴ５ａ〜５ｆは第２図に示すよ
うな特性を呈する。即ちソース端子に対してドレイン端
子がプラス電圧である、ドレイン・ソース間電圧（Ｖ　
ＯＳ　）を印加した場合にゲート電圧（ソース端子に対
してゲート端子がプラス電圧である）に応じてドレイン
電流Ｉ０が流れ、一方、ソース端子に対してドレイン端
子がマイナス電圧である逆ドレイン・ソース電圧（Ｖｏ
ｗ）を印加した場合に、前記ゲート電圧が印加されてい
るときには実線で示す逆ドレイン電流−りが流れ、ゲー
ト電圧が印加されていないときには破線で示す逆ドレイ
ン電流−■。が流れる。本発明の実施例では後者の逆ド
レイン・ソース電圧＝■。、が印加されている時の逆ド
レイン電流（ＩＤ）特性を利用するものである。

次に以上のように構成される充電回路の動作について説
明する。

先ス、コントロール部６はＦＥＴ５ａ〜５ｆの各ゲート
ｍ子に、各ソース端子に対してマイナヌ又は同一となる
電圧を印加しておき、各ＦＥＴのドレイン電流を遮断し
ておく。

界磁コイル１に電流が供給された状態で、この界磁コイ
ルｌが回転すると、第３図に示すように三相出力コイル
２の各出力端子間に三相の誘導電圧が発生する。

この三相出力コイル２の各出力端子間の誘導電圧の各相
をコントロール部６はバッテリ３の両端電圧（十Ｂ）と
常時比較する。この比較の結果、誘導電圧の成る相がバ
ッテリ３を充電する方向に、即ち各ＦＥＴ５ａ〜５ｆに
逆ドレイン・ソース電圧を印加する方向に発生し、且つ
その値がバッテリ電圧より高いならば、該誘導電圧の成
る相を出力している三相出力コイル２の２つの出力端子
のうちの高電圧側の端子に接続される２つのＦＥＴのう
ち、バッテリ３３の正極側に接続されるＦＥＴのゲート
端子に、コントロール部６は制御信号であるゲート電圧
（ソース電位より高い）を供給して逆ドレイン電流−■
。が流れるようにする。

同時に、前記２つの出力端子のうち低電圧側の端子に接
続される２つのＦＥＴのうち、バッテリ３の負極側に接
続されるＦＥＴのゲート端子に、コントロール部６は制
御信号である前記ゲート電圧を供給して逆ドレイン電流
−■、が流れるようにする。この逆ドレイン電流−■。

によりバッテリ３では充電が行なわれる。

第２図に示すように例えば逆ドレイン電流−Ｉｎを３Ｏ
Ａ流すために逆ドレイン・ソース電圧ｖ０は０．６Ｖで
よいからＦＥＴでの電力損失は１８Ｗとなる。前述のよ
うにシリコンダイオードを用いた従来装置が３３Ｗの電
力損失を伴なうのに比べ本実施例の電力損失は約５０％
低減されることとなり、従って本実施例のＦＥＴでは発
熱量が低く、放熱装置の小型化、軽量化が実現できる。

なお、バッテリ３が振動等の原因により充電回路との接
続を切られるような事態が生じた場合に、発電機が発電
を続行すると、充電回路等にサージ電圧等の悪影響を与
えることになる。これを防止するためにコントロール部
６は、バッテリ３から入力するはずの電圧信号を監視し
、その異常時には界ｉｔ電流御器４に制御信号を出力し
て界磁コイル１に流れる電流量を減少させるか又は遮断
する。これにより発電量が減少又は発電自体が停止され
、充電回路等の保護が行なわれる。

また、パワーＭＯ３型ＦＥＴには前述のように寄生ダイ
オードが存在し、逆ドレイン・ソース電圧を印加したと
きの寄生ダイオードによる該ＦＥＴの特性（ソース・ゲ
ート間電圧＝０のとき）は第２図に破線で示すようなも
のである。従って、コントロール部６の故障やＦＥＴの
ゲート部の異常によってＦＥＴのゲート制御が行なわれ
ないときにも、この寄生ダイオードによって全波整流が
行なわれ、従って、従来装置と同一な作動を確保できる
ものである。

なお、上記実施例では整流ブリッジ回路をＭＯ３型ＦＥ
Ｔで構成したが、ＭＯ３型ＦＥＴに代えてＣ−ＭＯＳ型
ＦＥＴを用いてもよい。

また、パワーＭＯ３型ＦＥＴ５ａ〜５ｆは同一特性のも
のではなく、例えばバッテリ３の正極側に接続されるＦ
　Ｅ　Ｔ　５　ａ　＋　５　ｃ　＋　５　ｅをＰチャネ
ルＭＯ３型ＦＥＴで構成し、負極側に接続されるＦＥＴ
５ｂ、５ｄ、５ｆをＮチャネルＭＯ３型ＦＥＴで構成し
てもよい。

この場合は、各ＰチャネルＦＥＴのドレイン端子と各Ｎ
チャネルＦＥＴのドレイン端子とが夫々接続される直列
接続の構成になるが、上記実施例と同一の動作が行なわ
れ、同一性能が得られる。

（発明の効果）以上詳述したように本発明は、交流電流を整流し、バッ
テリに充電する充電回路において、複数のＭＯ３型ＦＥ
Ｔから成る整流ブリッジ回路と、該ＦＥＴのいずれかに
前記パンテリの同端電圧よりも高い逆ドレイン・ソース
電圧が印加された時に該ＦＥＴにゲート電圧を印加する
制御手段とを備えるので、電力損失が極めて低い充電回
路を構成でき、従って小型・軽量な充電回路装置を提供
することが可能となる。

４、

【図面の簡単な説明】

第１図は充電回路の全体構成図、第２図は／＜ワーＭＯ
３型ＦＥＴの特性図、第３図は誘導電圧の時間的変化を
示すグラフ、第４図は従来装置の回路図、第５図は第４
図に示されたシリコンダイオードの特性図である。１．２・・・交流発電機のコイル、３・・・ノ（ツテリ
、５　ａ　〜５　ｆ−パワーＭＯ３型ＦＥＴ、６・コン
トロール部。

Claims

【特許請求の範囲】

１、交流電流を整流し、バッテリに充電する充電回路に
おいて、複数のＭＯＳ型ＦＥＴから成る整流ブリッジ回
路と、該ＦＥＴのいずれかに前記バッテリの両端電圧よ
りも高い逆ドレイン・ソース電圧が印加された時に該Ｆ
ＥＴにゲート電圧を印加する制御手段とを備えたことを
特徴とする充電回路。